Chiplet 的发展刚起步不久，面临着非常多的挑战，它需要产业链及技术升级配合。这些挑战主要可以分为两大类：附图蓝色部分展示的是多个 Chiplet 堆叠整合的挑战，绿色部分是怎么系统分割设计方面的挑战！堆叠整合往下还细分为封装技术、电路设计、协议标准三方面：
首先，Chiplet技术把单个大硅片“切”成多个小芯片，再把这些小芯片封装在一起，单颗硅片上的布线密度和信号传输质量远高于不同小芯片，这就要求必须要发展出高密度、大带宽布线的先进封装技术，尽可能提升在多个Chiplet之间布线的数量并提升信号传输质量。Intel和台积电都已经有了相关的技术储备，通过中介层(Interposer)将多个Chiplet互连起来，目前这些技术仍在不断演进中，并在不断推出更新的技术。
其次，用于Chiplet之间的高速通信接口电路设计。Chiplet之间的通信虽然可以依靠传统的高速Serdes电路来解决，甚至能完整复用PCIe这类成熟协议。但这些协议主要用于解决芯片间甚至板卡间的通信，在Chiplet之间通信用会造成面积和功耗的浪费。
再次，通信协议是决定Chiplet能否“复用”的前提条件。Intel公司推出了AIB协议、TSMC和Arm合作推出LIPINCON协议，但在目前Chiplet仍是头部半导体公司才会采用的技术，这些厂商缺乏与别的Chiplet互联互通的动力。目前，UCIe联盟最重视协议，如果实现了通信协议的统一，IP公司就有可能实现从“卖IP”到“卖Chiplet”的转型。
先进封装解决了如何“拼”的问题，更重要的是要解决如何“切”的问题。英伟达在决策下一代GPU要采用Chiplet技术时，思考和验证如何把完整的大芯片设计划分成多个Chiplet，这其实是设计方法学的初步体现。要让基于Chiplet的设计方法从“可用”变为“好用”,需要定义完整的设计流程，以及研制配套的设计辅助工具。
预计到2027年，Chiplet生态将进入成熟期，真正进入IP硬化时代。届时，会诞生一批新公司：Chiplet小芯片设计公司、集成小芯片的大芯片设计公司、有源基板供应商、支持集成Chiplet的EDA公司。
主要有四个重要角色参与Chiplet生态链：EDA供应商，IP厂商，封装厂，Fab厂。尤其对于IP供应商而言，基于IP复用的模式，设计能力较强的IP供应商有潜力演变为Chiplet供应商。而IP供应商也需要具备高端芯片的设计能力，以及多品类的IP布局和平台化的运作能力，以上都对IP供应商提出了更高的要求。又由于Chiplet加入了更多的异构芯片和各类总线，相应的EDA覆盖工作就变得更加复杂，需要更多的创新功能。
国内EDA企业需要提升相关技术，应对堆叠设计带来的诸多挑战，例如对热应力、布线、散热、电池干扰等的精确仿真，在封装方面需要2.5D和3D先进封装技术支持，同时Fab方面也需要相关技术的支持。http://t.cn/A6XY9HN8
从技术上面看来，中国现在产业链发展最大的挑战是技术封锁，由封锁所带来的自主需求也是一大机遇。在单位硅片面积上增加晶体管数量有困难，转而追求在单个封装内部持续提升晶体管数，这也是目前发展Chiplet技术对国内芯片产业的最大意义。
但是现在我们仍缺乏必要技术、经验、标准协议、人才、知识产权和专利积累，而且中国芯片公司的规模都不大，无法单靠某一家或某几家公司来打造Chiplet生态。这需要不同的公司分工合作，共同打造Chiplet产业链。
中国要发展自己的Chiplet生态链就需要有自己的标准。国内的CCITA联合集成电路企业和专家，共同主导定义了小芯片接口总线技术要求，这是中国首个原生Chiplet标准，在去年12月15日通过了工信部电子工业标准化技术协会的审定并发布。
该标准与UCIe主要有两大区别：UCIe只定义了并口，CCITA的Chiplet标准既定义了并口，也定义了串口，两者的协议层自定义数据包格式也不同，但CCITA的标准与UCIe兼容，可直接使用已有生态环境。在封装层面，UCIe支持英特尔先进封装、AMD封装，CCITA定义的Chiplet标准主要采用国内可实现的封装技术。
