台积电完成其改进版3nm工艺N3E的开发，基于N3E工艺的产品大规模量产或将在2023年第二季度实现，较此前规划提早一个季度。其中N3系列节点包括N3B、N3E、N3P、N3X和N3S，其中许多是针对特定目的优化的小节点，但有所不同。N3B即原来的N3，与N3E无关，与其将其视为nodelet，不如将其视为一个完全不同的节点。

由于N3B未能达到台积电的性能、功率和产量目标，因此开发了N3E，其目的是修复N3B的缺点。N3E工艺试产良率远高于N3B，在减少4层EUV掩膜的情况下，逻辑电路密度仅较原先的N3工艺下降8%，较5nm节点仍有60%的提升。

N3E第一个重大变化是金属间距略有放松。台积电没有在M0、M1和M2金属层上使用多重图案化EUV，而是退缩并切换到单一图案化。这是在保持功率和性能数据相似的同时实现的，逻辑密度也略有下降。此外，使用标准单片芯片（50% 逻辑 + 30% SRAM + 20% 模拟），密度仅增加1.3倍。

N3P将是N3E的后续节点。它与N5P非常相似，通过优化提供较小的性能和功率增益，同时保持IP兼容性；N3X则与N4X类似，并针对非常高的性能进行了优化。到目前为止，功率、性能目标和时间表尚未公布。

N3S是最终公开的变体，据说是密度优化的节点。目前知道的不多，但有一些谣言：Angstronomics认为这可能是一个单鳍库，可以让台积电进一步缩小单元高度。由于金属堆叠的限制因素，这可能会受到限制，但设计会尽可能使用它 —— N3S甚至可能实施背面供电网络来缓解许多金属堆叠问题，尽管这尚未得到证实。