#集成电路# 【科学家开发选择性原子沉积技术，提升集成电路自对准工艺制造效率与精度】

随着技术的发展和市场需求，#芯片# 制程逐渐往更小尺度发展，但芯片制造过程中，需要反复的沉积、光刻、刻蚀等繁琐步骤制约了其精度与可靠性。

#华中科技大学# 陈蓉教授团队自主研发了一种高精度薄膜沉积的解决方案。他们通过选择性原子层沉积技术（Selective Atomic layer deposition，ALD），实现了目标介电层在底部介电层的自对准生长，而在非生长区金属铜表面不生长。该工艺在生长区达到 5nm 厚度，非生长区不生长，其选择性达到 100%，并实现自对准沉积。

该技术对于领域的重要意义体现在，对于芯片先进制程来说，是非常重要的方法之一，其在对准精度、减少边缘对准误差、提升芯片制程良率等方面都具有优势。

7 月 26 日，相关论文以《通过氧化还原耦合的固有选择性原子层沉积方法实现氧化钽薄膜在 Cu/SiO2 表面的自对准图案化制造》（Self-Aligned Patterning of Tantalum Oxide on Cu/SiO2 through Redox-coupled Inherently Selective Atomic Layer Deposition）为题发表于 Nature Communications [2]。

华中科技大学李易诚博士、博士生齐子廉为论文共同第一作者，陈蓉教授、曹坤副教授为该论文共同通讯作者。华中科技大学为论文第一完成单位，湖北江城实验室为合作单位。

在本次新研究之前，陈蓉教授课题组在该领域已进行了多年的技术累积。该课题组在领域内首次发表了关于固有选择性原子沉积技术综述，对该技术的近期发展进行了总结 [3]。

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