ISSCC 2025 6.1 +=
《适用于移动应用的 三层堆栈式 混合快门（双快门模式） CMOS 图像传感器，具有可切换的 1.2μm 像素间距 50Mp 像素滚动快门模式 和 2.4μm 像素间距 12.5Mp 像素全局快门模式》

三星电子，韩国汉城

近年来，CMOS 图像传感器 (CIS) 的发展，特别是针对移动应用的发展，重点关注像素缩放，以实现超过 50 兆像素 (Mp) 的超高像素分辨率 [1]。
此外，人们还积极致力于通过先进的堆叠工艺技术来增强图像传感器的功能，例如带有事件视觉传感器（EVS）的卷帘快门（RS）CIS以提高成像质量[2]。同时，全局快门 (GS) CIS 是克服传统卷帘快门 (RS) CIS 局限性的绝佳替代方案。
针对移动应用的 GS CIS 可以获得以下优势：
1) 捕捉快速移动物体的无失真的图像；
2) 全像素同时曝光，不受闪烁伪影干扰；而 RS CIS 则需要在长、短曝光时间之间权衡；
3）可避免瞬发闪光产生的闪光条纹。
我们相信 GS CIS 的上述优势有潜力为移动设备提供明显的用户体验。
尽管如此，与 RS CIS 相比，电压域 GS CIS 表现出更高的随机噪声 (RN) 水平（由采样电容器产生），这限制了其适用性。
因此，我们开发了能够在 RS 和 GS 两种模式下运行的混合快门 (HS) CIS，以最大限度地发挥每种模式的优势。

本文我们提议并演示了一款 HS CIS。在一个芯片上，通过像素内电压采样器切换 RS 模式和 GS 模式。

感光像素层具有 0.6μm 间距的 200M (16384x12288) 单位光电二极管；
四个单位光电二极管组成 1.2μm 间距单位像素的 50 M (8192×6144) 传感器，可在 RS 模式以 30 fps 运行；
十六个单位光电二极管组成 2.4μm 间距单位像素的 12.5 M (4096×3072) 传感器，可以在 RS 和 GS 模式下以 95 fps 运行。
此外，读出电路采用双斜率增益（DSG）工作模式以提高HDR性能。
混合快门 (HS) CIS 由 3 层堆叠晶片组成：顶层/中间层用于像素，底层用于逻辑电路。为保持现有 RS CIS 的性能和功能，顶层使用少量修改的传统 4T 晶体管像素结构。
因此，GS 模式下的全阱容量 (FWC) 特性与 RS 模式相同，在低转换增益 (LCG) 下为 52ke-。
为提高 GS CIS 的 RN 性能，中间层采用了大容量 DRAM 电容器技术。因此，在 GS 模式下获得高转换增益 (HCG) 时的 2.4 e- 低 读出噪声 (RN)。

所提出的 2 层像素 HS CIS 芯片图如图 6.1.1 所示。
顶层采用 0.6μm 的四光电二极管构成 1.2μm 像素的传统共享像素；
中层采用 65nm CIS 工艺，用于电压域 GS 操作的电容器和晶体管，像素间距为 2.4μm；
底层采用 28nm 工艺的模拟和数字电路。
GS 操作的像素结构与之前发表的论文[3]基本相同。添加GSEL开关选择操作模式，添加 SEL1 开关实现等效 RS 操作。在 GS 模式下，通过 FD 上的垂直电荷相加以及平均中间层的水平电压，每个像素的输出都会以全像素方式同时在电容上采样（我们称这一过程为 “全局转储 (global dump)”）。全局转储 (global dump) 后，逐行滚动读取电荷。

具有可切换功能的 HS CIS 运行时序图如图 6.1.2 所示。
三个转换增益 (CG) 条件是通过切换 HCG、MCG 和 LCG 晶体管中的一个来实现的。
RS 模式操作与现有的 4T 操作相同，关闭中间层的所有晶体管。
在全局转储期间，所有 GSEL 和 PSEL2 的栅极都会打开，使 PC 晶体管充当像素内偏置晶体管。
通过拨动 SMP1 和 SMP2，FD 节点的 RST 和 SIG 信号通过像素内源极跟随器 (In-pixel SF) 分别在 Crst 和 Csig 上采样。
当SMP1和SMP2关闭时，SMP1和SMP2控制线可能成为干扰源，而其他晶体管的栅极和浮动节点可能受到电容耦合干扰。这意味着SMP1和SMP2可以使像素输出波动并导致采样到波动的像素输出。
如果 受干扰SMP1 和 受干扰SMP2 之间存在引起波动的寄生电容差，就会产生噪声，比如因 RST 和 SIG 采样失配而产生的 FPN。因此，我们尽一切努力减少 受干扰SMP1 和 受干扰SMP2 的寄生电容，使它们之间的差异非常小。
在卷帘快门读出过程，z-node 通过 FD 节点电压预充电，以使每个 ADC 之前的 z-节点电压电平相同。因为我们使用 In-pixel SF 对 FD 进行预充电，不需要额外的预充电开关。在每个 z-node 预充电以及存储节点与 z-node 之间的电荷共享过程之后，每个 ADC 在 SMP1 或 SMP2 开关打开的情况下执行。
此外，我们还为 HDR GS 模式添加了 DSG 模式。DSG 意味着一个像素的输出同时进行高低模拟增益（AG）转换，并通过合成 2 个 ADC 结果重建最终图像[4]。
在单斜率 ADC 中，比较器带宽受斜率调制 [5]，当使用斜率较小的高 AG 时，比较器带宽会变窄。在一个场景中，亮区使用 AG ×1，暗区使用 AG ×4，暗区的总 RN 可以减少到一半，从而使 HDR 增加 6dB。

图 6.1.3 显示了带有 RS/GS 模式信号读出路径的 HS CIS 的三层芯片图和垂直 TEM 图像。
为了连接顶层和中间层，采用了面对面铜混合键合方法。
为了形成 3 层结构，采用了面对面铜混合键合方法，即通过中间层的硅衬底连接中间层金属和底层金属[6]。
由于采用了三层叠加技术，移动卷帘快门像素[7]可作为 HS CIS 的顶层像素重复使用。RS 模式可以使用顶层和底层，而不会降低性能。

图 6.1.4 是 HS CIS 的 RS 和 GS 模式的像素性能汇总，测量工作条件为室温下以 12.5Mp、95fps 运行。
像素和模拟电路的电源电压为 2.2V，数字电路的电源电压为 1.05V。
RS 和 GS 模式的功耗分别为 700mW 和 650mW。
在滚动读出过程中，RS 模式需要两个像素负载进行水平电压平均，但 GS 模式只需要一个像素负载，因为水平电压平均在全局转储过程中已经完成。这就是 12.5Mp GS 模式的功耗低于 12.5Mp RS 模式的原因。
在 GS 模式下，通过对具有出色 FWC 特性的 0.6μm 像素进行电荷相加，可在 LCG 和 AG ×1 时获得 52 ke- FWC。
为了尽量减少 RN 的增加，我们采用大容量 DRAM 电容技术 [8]，抑制了 kTC 噪声。
通过在中间层集成一个像素内 600fF 采样电容器，可在 HCG 和 AG ×16 时获得 2.4e- RN。

图 6.1.5 显示了 HS CIS 在 50Mp RS 模式（左）和 12.5Mp GS 模式（右）下的图像样本，并附有关于模式变化的说明。这些示例图像是在 HCG 和 AG ×8 的操作条件下拍摄的。
在 GS 模式下没有果冻效应。
此外，还从系统层面介绍了模式转换方法。当从应用处理器等接收到模式转换命令时，可在 RS 模式和 GS 模式之间以 1 帧延迟实现可切换操作。

图 6.1.6 是在 GS 模式下与所报告的最先进 CIS 性能的比较。在所比较的参考器件中，52 ke- FWC 是最高的。室温下 1.2e- FPN 是通过减少与 SMP1 和 SMP2 开关相关的寄生电容实现的。由于 转换增益 (CG) 的减少，2.4e- RN 大于先前的研究成果 [3]。就电压单位而言，该 CIS 的 RN 得到了改进。

图 6.1.7 显示了 3 层叠加 HS CIS 的显微照片。我们相信，在动态记录环境/条件下，所开发的 HS CIS 的无图像失真 GS 模式可为移动应用提供和创造更好的用户体验。