這是一篇很重要的工藝解釋，跟下週一要釋出的9030尺寸大量術語有關。

這篇將繼續來談談 密度以及延伸的BEOL M0相關知識。

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(一）

但是首先我們必須要做一個澄清，現階段我們常講的密度都是失真的，更多是做一個對比或共同語言。

現在網絡上常用的密度算法大概是對下面這個連結所提出的公式，基本上如果你聽到TSMC的N5密度是137.6 mtr，那就是套用他們的換算方式：http://t.cn/A6aqMb17 。這篇文章指出經過他們算完，包含考慮了使用DTCO的SDB後，N5密度是137.6 mtr，並舉了使用N5製程、由廠商公佈的A14晶片的134mtr佐證這個算法。

然而有兩個問題：
（1）137.6是由N5的HD cell算出來的，但是整個晶片用量一定還有HP和其他較鬆散的cell，所以真實密度的肯定是要大幅低於用HD cell算出來的密度。
（2）晶片中一定會有輔助線路，他們沒有device function 卻又是必要存在的，所以這又涉及了面積利用率 （area utilization)。以上面的A14晶片case，就算真的全是HD cell，這也代表97.3%利用率⋯⋯（世界紀錄了）

所以你可以知道，目前的密度算法對於推算實際晶片密度是沒有直接意義的，尤其是第2點是牽涉到Design rule，不是可以簡單拆解晶片去做分析就可以得知。

但是，因為晶片的密度還是很大程度正比於gate pitch （X維度）和cell height （Y維度）的乘積，因此我們都還是常用上述的公式（公式其實相當於ㄧ個常數 除上 gate pitch 和cell height的乘積) 來比較各節點高低，其實也是至少可以反應關鍵尺寸：gate pitch 和 cell height各是多少。

註.補充說明的是，我們常講像是N5是G51H210，得到137.6，這種密度也稱為cell level密度。而第二點考慮到輔助線路或面積利用率的會稱之為block level或macro density.

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（二）

那我們就延續之前微縮的討論（http://t.cn/AXUy5t4f），上一次討論到X方向上gate pitch的微縮 （中段製程相關，MEOL)，現在我們來討論Y方向也就是cell height，並由此延生出BEOL的M0製程難點。

首先在進入7nm節點之後（必須強調時間線是7nm以後），STD的cell height可以由圖一來顯示和定義：下方FEOL的fin和上方BEOL的M0。Cell height要微縮，上下兩邊都一定要縮，而且縮小的幅度必須要是相同，只要有一邊縮不下去，那就算上方或下方還可以繼續做的更小，但是cell height也無法繼續微縮。

那麼下方FEOL部分，一個STD裡面需要的是一條N和一條P mos組成CMOS，而在finfet 製程，他可以是由多根fin組成一條mos，以圖一來說他就是屬於由各自兩根fin組成，所以又叫2-2 fin。越多的fin 組成一條mos的性能會越好，另外也不一定PN mos需要相同的fin數目 （比如3-2 fin之類的），但是根數越多尺寸可想而知會變大，那麼微縮也更困難。

上方的BEOL的話，你可以發現他的layout是由兩個比較大的power rail和中間數根track組成（圖一，圖中畫的是4根track），rail是負責供應一個cell裡面的power，因此通常他的尺寸較大，因為必須承受高功率，他連接的是CMOS的Source，而track則是負責訊號，會連接到gate和drain端。

另外這邊也必須引入所謂的CD(尺寸），SP (間隔）和pitch (重複單位），可以看圖一所示。簡單來說，對於有重複排列的pattern，我們描述的pitch即由CD+SP所構成。現在大家聽到的M0 pitch都是指track pitch，不包含power rail。

說回到M0，你可以看到圖一cell height的定義為兩個power rail 中心的連線。之所以會這樣是因為兩個的相鄰的STD cell他們Source端的power將共用同一個power rail打下來的功率。在STD cell的端點的power rail會用於供給cell裡面N/P mos分別用的Vdd （打給Pmos )和Vss(打給Nmos)，因此一個power rail會出現在cell boundary中間，也因此在decap晶片的時候，用M0來計算cell height是最容易不會錯的，實際上Techinsight也是用M0來計算cell height數值。

圖二就以在SemiAnalysis網站放的實際SMIC 的N+2製程HD cell的 SEM圖，N+2 cell height是252nm，就是由兩個power rail中心的長度來算，可以與圖一作對比。

那麽回來cell height的微縮，我們可以知道大概要怎麼做，以下方的FEOL來說，方法有（1）減少fin pitch，（2）減少mos和mos之間的space，（3）減少每一個mos的fin數（比如3-3 fin變2-2 fin)。

在FEOL方面的第一二點為patterning能做到多小相關，但是第三點則跟性能取捨有關：太少fin性能不好，你密度做的在高也沒人用。因此在N3以前，最密的HD cell都是使用到2-2 fin，到了finfet末代的N3則是推出UHD的finflex 2-1 fin。

至於上方BEOL的微縮也是一樣，減少track的pitch，減少power rail CD，抑或是減少track根數，這邊就將花大幅度的篇幅來講M0這一塊。

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（三）

那麼M0縮小會帶來哪些挑戰呢？

（1）銅製程填孔
隨著M0 pitch縮小，如果pitch中的CD有縮小，那麽Cu的填孔能力會是挑戰。

（2）性能和功耗 （阻值/電容）
如同上一章在gate pitch那邊講的 ( http://t.cn/AXUy5t4f )，pitch微縮時如果是縮CD則阻值上升，性能變差；另外一端如果是縮SP，則電容上升，在性能和功耗都會減損，這點在BEOL也是一樣狀況。

而且更加嚴重的事，在Cu導線裡面會有尺寸效應-導線CD微縮時的阻值上升不單是截面積縮小導致，還包含當導線尺寸微縮時由於Cu微結構的晶粒長不大導致阻值的更急遽上升：阻值即為電子行進時的散射，因為今天窄線寬的晶粒尺寸長不大所以使整條導線的晶界多，而晶界是不連續面，電子遇到會散射，因此阻值提高。

這個現象在先進製程是目前BEOL著名的難題，如圖三所示，圖中的thickness其實可以想成pitch，如今Intel甚至提出將考慮使用其他金屬替換Cu用於未來M0的金屬材料。

註. 以圖三來說，通常Cu導線會是有相對於到其他金屬材料較低的阻值。然而當尺寸微縮時Cu導線阻值因為上述原因而急劇上升，到了一定尺寸以下反而將有交叉點，開始有其他金屬阻值將比Cu低，因而被視為未來將被使用的M0材料人選。

（3）track根數
挺直覺的，跟FEOL一樣，我們可以減少power rail中間的track根數，來使cell height減少。然而事實是，track減少代表每個STD cell裡面的金屬層繞線資源變少，當要實現更複雜功能的design時他可能要透過複雜的線路規劃，這不僅增加訊號走的路俓而可能使功耗變高或速度（即晶片性能）變慢，嚴重點可能會使外部設計公司想要的複雜design無法實現（design rule將有限制），甚至造成因為沒有繞線資源而成為無法有function 的電晶體，即為block level density的損失。

因此track數能多當然是好，但是多就會造成尺寸微縮困難，但是減少track數讓cell height能下降使cell level density提高，又有可能會發生上面說的block density的減損，兩邊拉扯。

因此目前最下限的track數目通常為4根，當前市面在還沒有任何晶片是小於此數目。因此當你的track數目已經來到吧4根（比如SMIC的N+2或者是N7等晶片），要在微縮時就只能把track pitch或者是power rail CD減少，但是如此又會有第二點的阻值或電容上升問題，需要靠一些製程去彌補。

當然目前解決第二和第三點衝突的方法是熱門的背面供電，這個也會一併放在下面最後一點的patterning挑戰來講。

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（四）

（4）尺寸patterning挑戰
就算先不要管上面第一到第三點，當M0微縮時最基本的-會不會尺寸太小根本做不出來，尤其是DUV製程？

這邊也許很多人會說Intel3/4用DUV做過30nm M0 pitch，所以是有往例可循的，這個講法其實是錯的。

事實上非EUV的全DUV製程目前最小的M0 pitch在N+3出現之前是40nm （N7和N+2也是40nm這尺寸）。

Intel3/4雖然標明30nm pitch是用DUV SAQP來做，然而真相是他是用DUV SAQP+EUV cut mask來完成M0 的。

這點就需要再對M0 layout和SAQP有了解。

圖四放的是N+2製程的M0俯視圖，你可以與圖一和圖二的截面圖對照，包含power rail和其中的track位置。但是這邊要說的是圖中的紅框，你可以看到原本是長直線的M0會有數個斷點，這是為了訊號斷點和繞線所需。

然而問題就來了，所謂的SAQP是一次曝光後，經由兩次spacer的dep.和蝕刻，所製造出的更密線路 （圖五）。他的確可以製造出DUV一次曝光能達成的pitch微縮四倍的能力（因此叫四重圖案化，但不叫四次曝光，因為整個過程他只需要曝光一次），然而他只能做出簡單的重複長直線，但是無法製造出斷點，因此為了達成M0就有了引入cut或叫block mask的做法。

簡單講如圖六所示，首先長直線由SAQP做出來後（下面稱之為主線），再使用另外一張光罩曝光，將想做出斷點的位置打開來用蝕刻吃下去去除掉，因而最後得到有斷點的線路，以上整個把過程使用了兩張光罩。

然而當主線pitch微縮時，為了避免掉如圖七所表示的問題（不能傷害到不是斷點的線路），block mask上的尺寸開使也要做小，然而這個做小也會讓block mask 上的pitch解析能力下降，因此遇到複雜線路時需要拆成不同張光罩分次曝光，如圖8所示，所以最後為了做一層M0線路他變成需要多張光罩曝光，也是所謂的多重曝光問題。

因此說回Intel 3/4製程的30nm M0，實際上Intel自己發表的的文獻有說 (圖9)，當今天是用全DUV製程時他需要5張光罩：一張主線光罩（grating mask, 使用SAQP）和4張collection layer(即為cut mask)。

但他今天用EUV時只需要一次曝光即可達到4張collection mask所串成的cut圖案, 如圖9右邊的圖, (他右圖沒有grating mask做成的主線在底部），避免多次曝光帶來的良率問題，另外也是他文獻中宣稱加入EUV後相比全DUV製程可以省下多張光罩的原因。

那麼解釋完了Intel3/4所謂的30nm M0用DUV來做的真相，那道底全DUV製程要怎麼做來達到40nm pitch 以下呢？

(1) 硬幹就是用超多張光罩來做，低良率，反正Intel也證明過還是做的出來的，只是良率真的會很低而已 （事實是TSMC在2019 IEDM文獻也曾指出過N5的210nm cell height/ 28nm M0 pitch也用過全DUV製程做出來過，總共也是花了5張光罩）

(2) 使用self-align製程比如之前提的華為和新凱萊的專利用不同蝕刻選擇比的spacer，可以做出28nm pitch M0, 只使用3張光罩:
http://t.cn/AXUy5t4M

但是要提的是這種做法並不新鮮，早在2010-2015附近，LAM和應材就有提出過相關專利，但這種製程構想一樣可能會有spacer dep./蝕刻製程上的問題帶來的低良率，再加上EUV當時進展迅速，所以後來沒人採用。

註.有鑑於目前9030供貨的慘狀，良率有多低大家大概心裡有數，所以有很難區分是第一點還是第二點的低良率[允悲]

(3) 背面供電
前面提到M0是由數根track和尺寸較大的power rail組成，也提到power rail會定義cell height邊界或長度，那一個做法就是把 power rail移到背面，即為背面供電。

那這帶來了許多巨大好處：
（A）cell height因為不在需要M0擠入power rail，所以可以在尺寸不變下cell height直接變小 （當然前提是下方的FEOL有要縮相同幅度），這樣可以在不需付出上面說的電性（性能功耗）代價下直接微縮，也不需要曝出更小M0尺寸。

（B）反過來說也可以維持cell height，但是把M0 pitch放寬，對電性會有好處，曝光要求也可以降低。

實際上最著名的例子是Intel 18A，因為採用了背面供電，所以在M0 pitch甚至還從Intel 3/4的30nm放寬到32nm pitch 情況下，cell height還可以從210縮微160nm，升幅明顯，還讓他不需要雙重EUV曝光就可作出160nm cell height 要搭配的M0尺寸。

這也是為什麼現在3大廠家都在發展背面供電原因，也跟GAA一樣是屬於DUV也能做、本身價值不亞於或甚至超越EUV的製程。

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所以基本上大家應該都要有認知了, 包含配合前面兩篇:
http://t.cn/AXUy5t4f
http://t.cn/AXUy5t4M

和這一篇, 你可以知道微縮時的挑戰, 不僅僅只是把東西可以做出來, 半導體還有許多東西要考慮, 你能做的很密又如何呢? 問題是你的性能和功耗會不會變得無法接受?

這也是為何tsmc/ samsung/ intel都有EUV, 但還是有製程高低之分的原因, 所以也有些槓精一直想要暗示我某個東西出來台積就會完蛋blablabla, 我都是帶著憐憫的眼神在看傻子, 有那麼容易嗎? 你知道EUV只是解決一個東西的有無的門檻而已嗎? 後面還有很多更難東西, 都是跟EUV有無沒關的, 怎麼也不見現在做出來呢?