Intel 工藝巡禮- 如何工藝微縮增加密度同時減少光刻機依賴

這是一篇藉由解釋Intel 的工藝技術，來讓你們了解我之前說的 ：

（1）現在大家在尺寸微縮時，都在發展很多減少光刻機依賴的技術

（2）EUV只是門檻，但是foundry間的高低之分是來自於更難做的部份

（3）為何我說即使有了EUV後，現在DUV的先進技術仍掌握在那前三家廠商手上，而不是中芯 （其實也跟第一點呼應）

另外由於這一篇有很多M0、SAQP、CD/SP/pitch、cut mask和背面供電（BPSDN)術語，請參閱之前科普，就不在贅述：

http://t.cn/AX4dM14D

http://t.cn/AXUOuLiD

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ㄧ、 Intel M0光罩的縮減

圖一是Intel工藝表整理演進，圖中上欄有CPP、cell height和根據前兩者計算的密度，下面一欄有M0的pitch和他在製程上是使用了幾張光罩（幾次曝光）來做M0這一層以及他的核心或目的是什麼。

M0 pitch在Intel 7到Intel 3/4是從40nm縮小到30nm，其中重點是引入了EUV cut mask，取代了要做30nm pitch原先可能要使用的 4張DUV cut mask （原先使用全DUV製程來做30nm pitch的話，需要5次DUV曝光：1 DUV SAQP + 4 DUV cut mask)，因此使總曝光次數減少到2次。

這邊也要提及一下，其實圖二ASML曾有給出DUV/ EUV 製程價格估計數值，一次EUV 的曝光 （Litho)和蝕刻(etch)或wet 等配套製程花費，大致等同或稍低於3次DUV曝光的製程花費 （LE3, litho-etch x3)。所以像上面段落說的Intel3/4的M0 cut mask是用1張EUV取代4張DUV ，價格當然比較便宜，而且重點是考慮到最後的良率（多次曝光引入對準誤差，多次etch/wet可能產生defect)，使用單次EUV曝光的良率較高帶來的價格優勢還有最後的wafer良率高，可用die數更多，價格自然可以更便宜。

因此考慮到這兩種成本 （製程花費和最後良率），即使是取代3次DUV曝光都還有的賺，因此你可以看到三星在SF7時跟Intel 7相似的尺寸就引入EUV，而台積電的N7也是後來引進EUV變為良率更高、最後價格更便宜的N6 （N7/N6的M0 pitch都跟Intel7一樣是40nm)。

二、Intel 18A的單次EUV 曝光 （Direct patterning)和工藝微縮

但是到了18A，Intel M0製程產生了巨變，一次把很多堪稱教科書示範的非光刻機相關技術用在工藝微縮上。

從圖一表中可以看到Intel 18A的cell height相較於Intel 3從210nm縮小到了160nm，密度因此提升了30%以上（HD cell level density)，然而他的M0 pitch居然還反而放寬到32nm (關於cell height 和M0 pitch關係請去看我一開始放的科普連結）。不只如此可以到圖三Intel 在18A發表會上，顯示了Intel 18A這個cell height照之前流程需要把M0 pitch做到小於25nm而需要EUV的多重曝光，然而18A居然可以做32nm而且還強調這個32nm是EUV的一次曝光（direct patterning)。

M0 pitch可以放寬到32nm自然就是使用了背面供電（BPSDN)把M0的power rail 放到背面的結果好處，不過後面的EUV一次曝光就是要值得加深講解的部分。

首先，圖四標示了要講的尺寸術語，其實EUV單次曝光的pitch解析能力是比不上DUV SAQP的，因此Intel3/4的30nm主線是由DUV SAQP來做，而EUV則用於cut mask（主線和cut mask請參看一開始的科普連結）。但是Intel在2022年的18A製程paper ( Direct print EUV patterning of tight pitch metal layers for Intel 18A process technology node )提到，藉由光阻（PR)和一些光學調製參數進步，他們的單次EUV曝光的pitch解析能力可以達到30nm。

不過其實光有pitch解析能力還不夠，圖四還有一個特別難做的尺寸，就是斷點尺寸 （tip to tip SP)，在Intel 18A的微縮工藝下，其所需要的斷點尺寸也是單次EUV曝光無法達到的，需要進行EUV的雙重曝光（加入額外的cut mask來製造斷點)，因此大家可以看到，要達成18A M0的單次EUV曝光，Intel 在圖五paper中還提到了引入了一種 “方向性蝕刻技術 (directional etch process)” 來達成tip to tip 斷點尺寸的需求，從而實現了18A M0 的單次EUV曝光，避免了額外的cut mask 引入。

而這個方向性蝕刻就是Applied Material開發的pattern shaping技術。

三、Pattern shaping方向性蝕刻技術

製程的圖案化通常是藉由Litho的曝光和etch的蝕刻來達成，那麼為了解決tip to tip 斷點尺寸在曝光能力限制的難題，可否Litho曝光時的tip to tip SP做大一點（不踩到單次曝光極限），後面靠著etch把這個tip to tip SP 蝕刻吃到正確尺寸呢？

然而傳統的etch是等向性蝕刻，他在X/Y方向都會同時擴大從litho曝完光後得到的尺寸（這邊是以taper profile，etch會曝小吃大來舉例）。因此，當你用etch把X方向的tip to tip SP吃到正確尺寸時，你的Y方向CD會跑掉偏離最後的尺寸target，如同圖六中的Traditional Etch所示，因此無法這樣做。

但是Applied Material開發出了方向性蝕刻-pattern shaping技術，他可以只蝕刻擴大某一方向尺寸，像是圖六的右圖這樣，或是Applied Material和Intel在圖七展示的實際SEM圖，你可以看到原本短長條圖案的XY方向尺寸在曝完光後分別是26/51nm，而在Etch的pattern shaping後X方向一樣維持26nm，但Y方向拉長到71nm，因此短長條圖案之間的斷點尺寸就變小了。

因此可以看到圖8，原本左邊傳統的方式要有Mask1做出主線，Mask2用於cut mask製造tip to tip SP斷點，需要雙重曝光。然而現在配合圖右邊的pattern shaping蝕刻技術，他可以在Mask1的曝光製程裡面，主線先放寬做出比最後目標尺寸還大很多的tip to tip斷點，在藉由方向性蝕刻來把此Litho斷點尺寸縮小到最後要的尺寸，因而不需要額外的cut mask曝光，一張光罩一次曝光就達成原本整個複雜M0的線路圖案化，此突破Intel也在圖9的2024 SPIE論壇上發表過18A使用此技術達成的EUV single mask （1P1E, 1 photo 1 etch) 完成M0 32nm pitch的成就。

四、結尾

因此從Intel工藝的開發演變路徑，你可以看到在縮減曝光次數上，上一代的革命是EUV，而到2021後，開始有GAA/ 背面供電 等次世代半導體革命技術，也包含這篇講的pattern shaping技術-如何透過其他製程技術配合來減少曝光次數，不只是降低製造成本，也避免了多重曝光可能引入的對準誤差或多次蝕刻造成相關defect。

Intel 18A透過背面供電在cell height微縮情況下還放寬了M0 pitch要求 （同時放寬的pitch又會對性能/功耗有好處，詳見上面科普連結），同時透過蝕刻的pattern shaping技術減少18A雙重曝光的需求，達成單次EUV曝光就完成32nm pitch M0的製程工藝成就。

所以我常說EUV只是門檻，現在的半導體競爭在後面有太多非曝光機的技術，那些很多都跟EUV的有無一樣重要，因此我常說很多槓精覺得現在就差一台EUV就可以讓目前頭部的那三家公司瞬間垮掉都還是去洗洗睡吧[允悲]

另外之前提過很多人會以為因為有了EUV所以這些前面公司就沒有像是中芯那麼鑽研DUV，其實是巨大錯誤，你們看到圖二的EUV多貴了…而前面那三家公司不是像中芯這樣不管良率或成本，只要做出來就好，他們是還要去商業競爭比在達到相同PPA下誰可以成本更低，所以如何盡可能使用DUV、非不得已真的完全不行才會使用EUV下，配合像是先進蝕刻機台的pattern shaping等技術、光學製程參數調整或光阻開發突破，持續推進DUV製程下限，這些中芯都還落後於前面那三家公司，事實上我之前也說過先進機台受限要要突破的可不只是光刻機而已。