SMIC BEOL黃光製程解析/ N+3良率問題

請先閱讀過以下科普文

SMIC詳細節點：http://t.cn/AXbEvMjg

M0知識 （包含tip to tip斷點和cut mask等製程）: http://t.cn/AXbEvMj1
http://t.cn/AXbEvMjB

N+3密度: http://t.cn/AXbEvMjd

MEOL/性能功耗： http://t.cn/AXbEvMjr

另外請幫幫忙，這篇禁止轉到外網比如twitter….

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一、前言

在Finfet和DUV 時代，以黃光製程有需要多重曝光（4張光罩以上用量）來說，FEOL的難點在fin，MEOL在contact和contact via，BEOL則在metal line前幾層和via前幾層。

以BEOL來說，Via是圓洞的pattern，他在製程上不論是在黃光還是蝕刻，都比line pattern難做，因此在BEOL雖然可能via的pitch沒有metal line來的小，但他所需要的光罩有時可以跟metal line差不多。不過我們下文主要講metal line部分，就不提及Via了。

二、14nm/12nm製程

在14nm/12nm時，BEOL的第一層是M1，特點是他metal line方向是X/Y方向都有，像是圖二三星8nm的M1。

一般以從7nm出現到現在，BEOL的第一層是M0，而每一層metal line是單方向，並且與下一層互相垂直，如圖三所示。但是在7nm以前，大家的第一層是M1，會兼附著水平和垂直的方向。

圖一可以看到14/12nm各層所使用的製程方式，因為要兼顧兩個方向，包含考慮製程開發時間點，14nm的前三層metal層是使用pitch拆分的雙重曝光LELE (litho-etch-litho-etch)而不是SADP+cut mask。

而到了12nm，第一層M1的56nm依然使用LELE，但是理論上以M2來到51nm，理當說有點接近要使用三重曝光的LELELE邊緣。但是12nm的M2他改成是單方向，在加上通常BEOL第一層的layout複雜性最高（比如tip to tip斷點間距要求或pattern種類），因此作為第二層的M2雖然pitch來到51nm，但是仍然可使用LELE。

PS. 通常不論是黃光還是蝕刻，當需要兼顧兩種方向pattern或甚至要兼顧line/hole pattern時，他的製程性能會是妥協，兩邊都達不到最好的極限。

三、N+1/N+2製程和SADP vs SALELE

跨入7nm先進節點的N+1和N+2，BEOL開始變為第一層從M0開始，同時每一層為單方向，與下一層互相垂直。

N+1和N+2的尺寸差不多，之前也說過N+2是N+1的進版，可視為N+1P (詳見開頭的 SMIC詳細節點 連結），在最小的M0-M3，兩者其實並無太大分別。

製程見圖一，M0依照實際decap 的圖片，小尺寸的tip to tip 間距斷點很多且複雜，斷點間距間隔小，製程應該是1 DUV SADP+ 3 cut mask (4次曝光）。M1的小尺寸斷點同樣很多且密集，製程也是1 DUV SADP+3 cut mask。

而M2/M3的tip to tip斷點則是有小有大，小的斷點表明還是需要cut mask，但是其數目少且小斷點的間距間隔較大(代表cut mask不需要拆分成多張光罩），因此製程會採用SALELE+1 cut mask 的3次曝光，順序是Self align Line 1+ cut mask + line2，大部分的大尺寸斷點由line 1/ Line 2本身提供即可。

這邊也可以看到N+1和N+2之間製程沒有改動，只是朝各層曝光方式能做到的最小尺寸前進而已，可以想成N+1是保守版，而N+2是把該製程潛力繼續挖掘。

PS. 傳統的SADP/SAQP雖然是只需要一次曝光即可達成很密的pitch，但是他的斷點需要靠額外的cut/block mask，不管這個斷點是大還是小，如此有時可能會遇到斷點間距太小而需要拆分光罩，即使這些斷點的尺寸很大。

而 SALELE則不同，SALELE的pitch加倍能力是由LELE兩次曝光來達成，而SADP僅需一次。但他相對於SADP的優點是如果遇到斷點尺寸要求不高，那他可以用本身每次的LE製程製造斷點即可，如此即使遇到小尺寸斷點需求，額外的那一張cut mask有機會不會遇到斷點間距問題而需要拆分光罩，詳見圖四。

PS2. 不過上面講的這種SALELE是屬於傳統的做法。這種SALELE相對於LELE不同點在於Line 1有加上spacer，因此是self align，他的尺寸是被spacer保護，即使Line 2對Line 1 的OVL或alignment有問題也沒關係，他的line1/line2之間的space是被spacer所定義，因此是LELE的改進版。（如圖五，即使淺綠色的line2有點快要碰觸到淺藍的line1，但實際製程完line與line之間的間隔仍然與目標值一樣，被line 1 spacer所定義。）

此種SALELE與SADP/SAQP不同的是，他的spacer不會變成定義line的pitch，他的pitch能力就是由LELE的pitch拆分而來，spacer只是保護line 1用。

PS3. 但是在EUV製程裡面，有另一種常用的SALELE是融合SADP、也用line 1 spacer來定義pitch，但是他的程序與傳統SADP有些不同，這邊就不細講了。

四、N+3製程/ TSMC DUV 5nm

N+3製程由於M0來到30nm，他需要由SAQP來做主線，製程如果是參考Intel/TSMC發表過的全DUV製程5nm的文獻，應該會是1 DUV SAQP+4 cut mask，5重曝光。

但是如果是使用上蝕刻選擇比的self align block（SAB) mask， 則有可能可以變為 1 DUV SAQP+ 3 cut mask，與N+2維持4重曝光

關鍵點在於是否用蝕刻選擇比的SAB。

蝕刻選擇比SAB簡單來說就是在SAQP過程中，藉由不同hard mask疊層或者是在第二層spacer 沈積完後回填不同蝕刻材料性質的spacer，讓後續cut mask打開時可以用不同蝕刻氣體來製造斷點，可以在不造成不預期斷點傷害下放大cut mask尺寸，也使得其光罩的pitch拆分可以減少。

詳細解釋圖如圖六，考慮到cut mask圖案的pitch和tip to tip解析能力，複雜斷點的M0需要拆成cut mask 1 /2 /3/ 4 共4張光罩。然而如果圖中的line變為圖七（不同顏色的line代表抗刻蝕能力不同），那麼要製造圖6相同的斷點可以減少為2張cut mask，因為在分別打開cut mask 1和2的時候，能被蝕刻的line不同，所以最後可以得到一樣複雜斷點的M0 layout。

我們就以圖8新凱來的變種SAQP專利當例子，不過他是在第一次spacer行成時即放入第一張cut mask，後面第二種不同蝕刻性質spacer回填完，在用第二張cut mask去選擇性cut。

PS.雖然新凱來專利表明用2張cut mask共3張DUV即可完成28nm track pitch M0，但是考慮到tip to tip 間距的要求，可能發生像圖四 (b)圖的例子，因此除非限制限制客戶design rule，不然3張cut mask應該是更合理選擇。

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另外講到SAB就要回來提到TSMC的5nm DUV M0 （圖9，出現在2019 IEDM paper)，你可以看到台積提到用了5張DUV，合理推測是1 SAQP+4張cut mask。同時圖中顯示只有4根track，而後來真實的N5 M0是5根28nm pitch的track，因此圖中這全DUV版的track pitch是35nm。

然而你可以看到，圖9的紅框看起來斷點形狀很差，這是出自於當主線pitch縮減時，為了不要cut到不該斷的地方，他cut mask要曝的尺寸需要做小，如圖10所示。但是Immersion做小會有問題，即使你是想做成長方形圖案，但當長度縮小變短長方形時，實際曝出來的圖案會像是橢圓形或甚至是圓形，比如圖11左邊，這部分是不論OPC如何修飾光罩形狀都沒用的。那麽圓形的cut就會有潛在問題，會像是圖11右上邊示意圖這樣cut 出牛角或甚至因為OVL位移原因cut成斜角，這部分可能會造成後續電性或良率問題。

而SAB cut則可以緩解此問題，因為上面我們說過利用不同蝕刻選擇比spacer可以讓cut mask圖案尺寸做大，那麼他就可以像是圖11右下邊示意圖，儘量保持長直cut，讓cut 出來的尺寸和形狀與預期一樣。

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所以以上判斷，N+3的M0分為悲觀版5重曝光和樂觀版4重曝光，而最後說回N+3剩下的M1/M2/M3。

M1/M2 雖然pitch同為38nm，但此次切出來的N+3晶片顯示其M1與N+2一樣有很密集的小尺寸斷點，其製程判斷為1 DUV SAQP + 3 cut mask的四重曝光。而M2雖然一樣為38nm pitch，但是斷點尺寸大和寬鬆，小斷點尺寸有但間隔大，因此製程判斷為SALELE+ 1 cut mask的3重曝光。最後後面的M3情況與M2相同，製程同為SALELE+ 1 cut mask的3重曝光。

五、N+3良率和對光刻機要求

接續上面，只從BEOL的metal line來說，唯一可能導致良率有問題的是在M0 悲觀版5次曝光。5次曝光中的4次cut mask （LELELELE）不只有引進對位問題，多次的Etch和wet也是可能造成defect傷害良率的可能，而因為主線pitch 30nm造成的橢圓/圓洞cut圖形也是問題。

另外SAQP的兩次spacer 沈積和蝕刻對於尺寸的控制更是挑戰，如圖12所示的pitch walk就是一個例子，Intel7的良率相傳可能也是SAQP難控制所導致，這邊就考驗中芯的能力。

最後是對光刻機的要求，實際上SAQP的難處更多在於spacer沈積厚度精確度和其過程多次蝕刻所造成的尺寸控制，這部分可能都高過SAQP第一次主線曝光的控制要求。以N+3 BEOL metal line來說，唯一與N+2不同、在光刻機上需要更高性能的可能是悲觀版M0的五重曝光場景。

而放眼完整的從FEOL到BEOL，與TSMC N7和Intel 7等以NXT 1970/1980i研發和量產的節點做比較，N+3 fin pitch 和CPP都沒有比較小（詳見一開始 N+3密度 連結），因此對於黃光來說幾個比較難的剩下可能是：

（1）MEOL的contact和contact via，其中via不確定，但是contact因為cell height相比N7的240nm縮小到N+3的228nm，因此在Y方向長度會做的比較小 （X方向上pitch則同為57nm沒有分別）。

（2） M0，上面提到悲觀版會需要比N+2多一次曝光而且cut出來的圖形可能不好。

（3）BEOL連通M0/M1的V0 via，可能會比N+2的V0在多一次曝光 （但是N+3的BEOL V0的曝光次數應該不會比N+2的contact via高，因此可能對於1980i也不是難點）。

PS.從STD cell height/SRAM cell height有比N7小，這代表N+3在FEOL可能MOS-MOS SP有做的比較小，但也不會小到哪裡去，不是DUV特難的點。
MOS-MOS SP定義可以去看上面一開始的 M0知識 連結。

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六、結尾和展望

N+3對光刻機性能的要求，有幾層關鍵層的確會比N+2高，但畢竟密度放在那，其相關的關鍵尺寸G57H228沒有比N7家族(N7/N7+/N6)的G57H240提升到哪裡，而中芯明面上至少有5台2000i和4台2050i （暗地裡嘛不知道），dedicate 給N+3那幾層run產能絕對綽綽有餘，除非真的天時地利人都不合數台機台一起掛掉，不然算上每台機台PM時間，光刻機產能應該都是夠應付的。

但至於為何現在看起來N+3良率還那麼差？那就像我上面講的，除了可能在某些少數關鍵層對光刻機的要求有提高，SAQP所需要的層數變多可能也是問題，在製程的控制帶來太多變數。

另外還是老問題，除非要說中芯在MEOL的黃光有技不如人問題，不然一樣用1980i的Intel7可以做到CPP 54nm，而到了現在N+3才來到57nm，因此顯然中芯在CPP的緩慢微縮不一定是跟光刻機有關，這個之前提過，可以看上面 MEOL/性能功耗 的科普。

至於最近的小作文，甚至還提到27年可以用上N3等級？要知道如果是台積的N3，那密度可是幾近於N+3的一倍，但是現階段中芯在CPP/ Cell height的緩慢進展，以及在這樣的工藝下伴隨的良率，你會覺得合理和可能嗎？
（就算是三星的真·SF3，那也是相對於N+3有～60%密度提高….）

這次N+3 125mtr的事情已經算是給大家一個經驗，很多工藝的小道消息都是聽聽就好，還是從實際製程的進展和分析，才可以可靠的推算出未來進展。

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最後有一些教徒一直認為只有華為搞得定光刻機，所以N+3這種更難的製程不可能是中芯做的，因為中芯哪來先進光刻機？

好吧我不說邏輯哪裡怪怪的，就算我們遷就到悲觀版M0的五次曝光，你看台積那時用比1980i更好的DUV光刻機（那時應該2000i出來了）來五次曝光也是像圖9那樣這麼慘，而且這還是在pitch 35nm情況下，而30nm的N+3只會更慘而已，所以也不是所謂的換個更好一點的DUV光刻機就能解的。而如果大家樂觀覺得是使用了SAB讓曝光次數減少、cut出來的形狀和尺寸 控制更好，那N+3能否做出來就更跟光刻機無關了。

PS.最後有些神教應該也不會這麼瘋覺得比2000i更好的國產機台已經在2024就可以給fab用了吧？[允悲] （當然這兩週給我的感覺信徒們似乎真的是這麼認為的XD)

除非你要穿越時空運機台回2024，正比如華為穿越時空回去研發N+1和N+2 （用於Kirin 9000S到Kirin 9020)一樣[笑而不語]

PS2.順帶補充SMEE之前在2024陳院士的演講時透露狀態：
http://t.cn/AX4CDnHt

SMEE的DUV: 圖13