绝缘体上硅（SOI）像素 FinFET 技术实现高转换增益与低暗噪声的双层晶体管像素堆叠CIS
索尼半导体
IEDM2025
摘要
本研究提出一种基于绝缘体上硅（SOI）鳍式场效应晶体管（FinFET）技术的双层晶体管像素堆叠式0.8μm双像素（DP）CIS。
采用埋入氧化层上的无衬底结构SOI FinFET作为像素晶体管，可降低浮动扩散结的寄生电容，从而提升转换增益与噪声特性。
相较于传统像素FinFET，SOI FinFET实现了更优的跨导与源极跟随增益。
通过搭载SOI FinFET的0.8μm DP CIS，成功验证了该结构在解决技术挑战方面的有效性。
I. 引言
为追求高分辨率成像能力，CMOS图像传感器（CIS）对像素尺寸微型化的需求日益增长[1]。
然而，像素尺寸的缩小往往导致成像特性劣化，主要源于光电二极管（PD）面积缩减及像素晶体管尺寸缩小。
为突破像素尺寸缩减与成像性能提升之间的权衡困境，已有研究报道了多种基于层叠技术的创新方案[2–6]。
该技术可实现光电二极管与像素晶体管（Trs）的独立优化。
在我们之前的研究中，提出了一种采用中间多晶硅布线（IPW）和体像素鳍式场效应晶体管（体FinFET）的双层晶体管像素堆叠CIS（双层像素）。
这些进展实现了0.8μm双像素（DP）CIS，为晶体管布局提供了灵活性[6]。
为进一步降低暗噪声，本研究在双层像素0.8μm DP CIS中引入创新结构：采用绝缘体上硅（SOI）像素FinFET。
该SOI FinFET采用埋入氧化层（BOX）上的无体FinFET结构，可减少与浮动扩散（FD）节点相关的寄生电容。
SOI结构面临多重技术挑战，包括浮栅效应、自加热效应、等离子体诱导损伤（PID）以及光电二极管与像素Tr层间的寄生耦合[7-9]。
先前研究曾采用带接地层的平面Tr结构抑制垂直寄生耦合[9]。
然而该方案导致面积损耗，限制了平面晶体管的有效栅宽。
结构优化的SOI FinFET可在无接地平面情况下消除寄生耦合，其三维沟道结构使有效栅宽显著增大。
采用SOI FinFET的0.8μm DP CIS相较于体FinFET，在成像特性无退化的前提下展现出优异性能。
II. 器件结构
图1展示了双层像素的器件结构示意图。
第一层包含光电二极管（PDs）、垂直结构传输门（TGs）、场耦合器（FDs）及埋入式局部连接。
第二层包含像素晶体管，包括放大晶体管（Trs/AMPs）、选择晶体管（Trs/SELs）和复位晶体管（Trs/RSTs）。
两个复位晶体管RSTs构成共享单元以实现转换增益切换。
第三层包含模拟与逻辑电路。
第二层与第三层间的电气连接通过铜-铜键合实现。
如图2所示，IPW层部署于第一层与第二层之间，应用于0.8μm DP CIS中。
图3对比了体式与SOI FinFET器件结构。SOI FinFET采用无体结构并置于BOX层，有效降低了源/漏极与体阱区域间的寄生电容。
图4(a)展示了先前研究[6]的横截面结构，其中深接触层穿透体式FinFET层并与FD/TG节点的IPW相连。
在FD节点处，第二层体区与深接触间存在寄生电容。
图4(b)展示了采用SOI FinFET的双层像素截面图。
第二层硅厚度较先前研究减薄50%，该结构可降低深接触与第二层衬底间的寄生电容。
通过降低寄生电容提升转换增益，可改善噪声特性。
由于消除了第二层中的体接触区，其面积效率较先前研究有所提升。
此外，FD节点的深接触点在不增加寄生电容的前提下更靠近放大器模块（AMPs）。
0.8μm DP CIS中的鳍片数量也得到增加。
如图5(a)所示，由于沟道下方屏蔽不足，第一层产生的电场会影响SOI晶体管特性。
为屏蔽影响SOI晶体管的背面电场，引入接地平面[9]（如图5(b)所示）。
然而该方案增加了工艺步骤，且因接地平面新增接触区域导致面积损耗。
为优化SOI FinFET栅极电极结构，可在不增加额外工艺步骤的前提下缓解背面电场影响。
图6展示了优化后的SOI FinFET结构及背面电偏压下源极跟随器（SF）操作的输出电压。
如图6(a)所示，沟道暴露结构在正向电偏压下SF增益会下降。
正向背面偏压在沟道底部产生电子，形成源极与漏极间的漏电流路径，从而降低SF增益。
相比之下，优化结构中栅电极从硅底面延伸，即使施加背面电偏压也未出现输出电压偏移。
扩展栅电极有效屏蔽了第一层的电场。
图7展示了SOI与体FinFET工艺流程的对比。
SOI FinFET通过在介质层上形成鳍片和栅极实现制造。
值得注意的是，相较于体FinFET，SOI FinFET制造省去了沟槽隔离和栅沟槽工艺。
表1列出了平面Tr、体FinFET和SOI FinFET技术的设计特性。
SOI FinFET通过减少寄生电容，在提升面积效率和转换增益的同时，进一步简化了工艺步骤。
图8展示了采用SOI FinFET技术的CIS器件截面透射电子显微镜（TEM）图像。
III. 结果与讨论
A. 像素晶体管特性
对放大器模块（AMP）的单个特性进行了评估。
图9展示了SOI FinFET的ID-VD曲线。
值得注意的是，该ID-VD曲线未出现典型浮栅效应导致的折点。
图10展示了线性区域的ID–VG曲线，表明SOI FinFET的亚阈值摆幅(SS)与体FinFET相当。
如图11(a)所示，SOI FinFET的跨导(gm)提升了10%。
该gm提升源于SOI FinFET有效沟道宽度的增加（如图11(b)所示）。
此外，SOI FinFET的SF增益也得到增强（图12）。
SF增益表达式如下：
SF增益 = dVS / dVFD = 1 / (1 + dVTH / dVS)
当背偏压效应最小化时，SF增益随之提升。
SOI FinFET因无体结构特性有效抑制了背偏压效应，这种SF增益增强显著提升了转换增益。
与体FinFET相比，其阈值电压(VTH)和界面态密度变化未出现劣化（图13）。
采用优化鳍片成型工艺提升了时变介电击穿（TDDB）寿命。
如图14所示，通过优化鳍底部栅电极结构，TDDB寿命提升约1000倍。
图15展示了SOI FinFET自加热效应的评估结果。
BOX材料导热系数仅为硅的十分之一，导致SOI晶体管因散热不足产生自加热现象。
采用加热器-传感器法[10,11]测量了温度升高与加热功率的关系（如图15(a)所示）。
通过测量结果校准自加热效应的热仿真，验证了实测与模拟数据的高度一致性。
图15(b)展示了VTH的瞬态偏移仿真结果。
在CIS读出周期内，自加热引起的VTH偏移约为20μV，远小于影响CIS工作的VTH偏移量。
通过评估适宜的测试结构，验证了用于缓解SOI FinFET中PID效应的天线设计规则。
遵循该规则成功设计出基于0.8μm DP工艺的CIS器件。
B. 像素特性
图16(a)展示了0.8μm DP CIS中FD电容的分解。
由于消除了第二层衬底与深接触层之间的耦合，布线电容降低了15%。
由于结电容降低，放大器模块电容减少31%。
因此，相较于采用体FinFET的CIS，转换增益提升32%，如图16(b)所示。
输入等效随机噪声(RN)直方图见图17。
本工作实现的更高转换增益显著改善了随机电报信号(RTS)特性。
像素特性参见表2。由于光电二极管采用相同设计，满阱容量（FWC）与先前研究相当。
通过应用SOI FinFET技术，转换增益得到提升，显著降低了RTS。
图18展示了本研究制备的原型机拍摄的样本图像。
搭载SOI FinFET的0.8μm DP CIS成功运行。
