聽到有人一直說華為的誰誰誰說3D封裝是未來，你真的知道3D封裝的優缺點嗎？

現階段想在手機logic晶片上3D就是妥妥的對芯片工藝製程提升的絕望。

另外hybrid bond並不一定是3D封裝 (你們今年將會看到[doge])，但是高階3D封裝一定是Hybrid bond ，這一塊各foundry在拼的包含Cu bond的bond pitch。

目前Intel Foveros還停在9um，要到2027一股作氣推進到3um追平那個時候的台積電offer

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最後去搞懂2D和2.5D封裝差別，或看圖五CPO路徑，2.5D就是用interposer來互聯die to die，不要走Substrate 或PCB。你可能看到視覺上感覺走substrate也就多那一點路程，實際上卻是天差地遠。

所以你可以想像，即使是走interposer，會有chip裡面走的路徑短嗎？

即使未來2.5D封裝面積可以越做越大，但為何頭部廠商對芯片工藝提升還是有要求？

一個是現在工藝提升不只是密度，還有性能和功耗

另一個你密度提升，能在chip裡面把很多function都實現和走完自然是最好，就不用分成好幾塊die去走chip外面的互聯。

事實上是單GPU的製程密佈提升趨緩，所以才靠封裝，而封裝的尺寸有瓶頸，才靠卡和卡之間的連結來堆更多集群。

所以你看，所謂的先進封裝是未來很早就在喊了，這句話沒錯，但為何到現在和未來，相對於手機晶片嚴格的尺寸要求，為何在對尺寸密度要求比較寬鬆的GPU應用，大家還是猛烈追求製程提升？[笑而不語]

然後為何3D封裝走在前頭的台積電，目前也沒有手機客戶要求也要做3D封裝呢？

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最後回幾個神教信徒兼槓精們

用腦想一想，不要聽華為的哪個誰吹的風就是雨

我可以跟你說目前Kirin系列 Logic晶片decap出來的TM層上面的RDL層還是走Al pad製程，Al pad沒有說不能接更後面的Cu hybrid bond，但會限制bond pitch，就是沒有現在頭部公司用的架構好，而且這還是在假設真的有3D封裝技術了[笑而不語]。

所以不用去幻想會不會技術偷偷超越頭部公司了，答案是沒有，有些東西是有跡可循的[融化]