【6 纳秒，175 Mpps，LUT 直降 37%！做 RDMA / DPU / 可编程数据面的，请收藏这篇登顶 IEEE TC 的硬件定时器新作】当#数据中心#被纳秒级时序"逼疯"、智能网卡被定时器"拖垮"，西安电子科技大学团队用一项被审稿人反复打磨的硬件优先级队列设计方案，把"原位更新"和"分组排序"两件事第一次同时塞进了硬件——并且让 4K 深度的定时器队列在 28 nm 工艺下以 526 MHz工作频率运行，FPGA 上比同类方案少用 37% 的 LUT。http://t.cn/AXJkZbde