#华为半导体领域新突破#
华为发表半导体“韬定律”，应该就是三维堆叠和电路设计技术引领联合优化，降低信号延迟，从设计上减少对芯片制程的依赖

报道说，该定律的核心是以“时间缩微”替代传统的“几何缩微”，这听上去还是迷糊。几何缩微，应该是传统摩尔定律依赖的芯片制程不断缩小，是几何的。

报道后面补充说，目标是系统性降低时间常数（韬τ）；手段是通过逻辑折叠等创新技术，持续压缩信号传播时延；结果是，不断提升晶体管密度，实现半导体与电子系统的持续演进；体系层面上，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。

还是需要进一步解释。“不断提升晶体管密度，实现半导体与电子系统的持续演进”，听上去似乎是“几何缩微”。但关键的来了，它不是通过“把晶体管做小”实现的，而是通过“三维堆叠”、“逻辑折叠”，把更多晶体管摞起来。几何缩微，芯片制程从7nm减至5nm，再到3nm，物理上真有变小（变小了一些，但不是7-5-3的幅度）。 而三维堆叠逻辑折叠保持7nm（或中国能实现的6nm、5nm），不用更小，在此基础上增加晶体管密度。

例如用韬定律路径升级芯片，晶体管还是7nm，不缩小。但通过TSV（硅通孔）技术把3层芯片垂直堆叠，每层100亿个，同样1平方厘米，等效300亿个晶体管。密度确实提升了，但没有任何一个晶体管被画得更小。实现方式是靠三维架构创新，不是靠制程提升。

这里还有一个难懂的“逻辑折叠”（Logic Folding），持续压缩信号传播时延。这是说数字芯片里，所有计算都是逻辑门一级一级串起来完成的，一个矩阵运算可能就需要几十级逻辑门串联。传统布局方式像摊煎饼式，所有逻辑门平铺在硅片二维平面上
信号从第1级到第2级，一路跑到第N级。路径越长，电子跑完这段路的时间，也即“传播时延”就越大。传统办法缩短时延，只能靠制程缩小，把晶体管做得更小、排得更密，让这条路在二维平面上变短。华为设计的芯片顺着这条路再走下去，代价太大不可行。

逻辑折叠的思路是，不改变晶体管大小，但是改变排列方式。逻辑级分布在多层硅片的多层金属互连中，信号经TSV硅通孔、高层金属跳线走垂直短距。在传统方案中，第N级与第N+1级可能相距几百微米；通过垂直互连，距离压缩到几微米甚至更小。

这和三维堆叠不同，要从芯片设计层面就大改。如矩阵乘法，三维电路逻辑设计就不一样了，优化思维打开了。三维堆叠是物理层面的技术，先进封装。逻辑折叠设计层面改电路架构，在单颗芯片内部，重新设计逻辑门的空间排布方式，把原本水平串联的逻辑级，通过三维布局或高密度互连，在垂直方向上“折叠”排布，也有单层内部的空间布局改进，缩短信号传播路径。

可以只用三维堆叠，不用逻辑折叠。如把一颗7nm CPU和一颗7nm GPU垂直叠在一起，CPU内部还是传统平铺设计，GPU内部也是传统设计，这会有改进，省了PCB板面积，带宽提升。也可以只用逻辑折叠，不用三维堆叠，在单层7nm芯片内，把原本一字排开的几十级逻辑门，通过金属互连层的巧妙布线，缩短传播路径。当然最理想的是两者结合，也就是“韬定律”的理想形态，华为吃透了技术，两个大招联合优化，能取得更好效果。

最后的效果为什么说是“降低时间常数”，搞了个时间常数τ？这不是说主频，而是在半导体物理中的“延迟”。时间常数τ指的是，信号通过一个逻辑门或一段互连线所需的传播延迟。延迟降低了，整个系统当然就更快了。主频提升也是有的，但更大的意义的是降低延迟。

需要指出，这个定律是适用于所有业界公司的，别家公司也在用。华为用得特别多，因为需要找新路，想更多办法。报道说，华为过去六年已成功设计并量产了381款芯片，就是转向这个新路很积极。