埃级时代后摩尔缩放：时延缩放、背面供电、3D混合键合与CFET路线比较综述
摘要
随着几何缩放接近物理极限和经济极限，半导体产业已转向“超越摩尔”范式。新的演进重点，已经从单纯缩小晶体管尺寸，转向提升系统级密度、能效，以及降低信号传播时延 τ。
本文综述了截至2026年中期已公布或演示的三种代表性后摩尔策略：
1. 华为 τ 定律：通过逻辑折叠实现时延缩放
2. 台积电 A16 + SoIC：背面供电网络结合3D混合键合
3. 三星 3DSFET / CFET：互补3D堆叠场效应晶体管
本文追溯三条路线从研究原型到近期量产或演示的演进历程，量化关键性能指标，并对比英特尔 PowerVia + Foveros Direct、imec 单片 CFET 和 forksheet 路线图，以及其他厂商的新兴替代技术。
整体来看，三种核心方案都指向同一个目标：压缩 RC 时延，提升等效密度。但它们的切入点不同。华为更偏设计端和系统端，台积电更偏工艺与封装平台，三星更偏器件级结构创新。预计在2026至2029年，台积电的系统级3D平台影响最大；2030年以后，CFET、单片3D和新材料通道将成为更长期的关键杠杆。
1. 引言
摩尔定律和 Dennard 缩放曾长期推动晶体管密度、性能和能效的指数级提升。但进入3 nm、2 nm以及更先进节点后，传统几何缩放的边际收益明显下降。
当前限制先进芯片继续演进的关键因素，已经从单个晶体管尺寸，逐渐转向以下几个方面：
1. 正面供电网络拥塞
2. 互连 RC 时延上升
3. 寄生电阻和寄生电容增加
4. 先进制程成本急剧上升
5. 芯片级和系统级功耗墙越来越明显
因此，产业共识逐渐转向三大正交杠杆：
1. 时延缩放：降低信号传播时间常数 τ = RC
2. 垂直集成：通过背面供电、3D堆叠和先进封装提升系统密度
3. 器件级折叠：通过堆叠互补晶体管提升单位面积逻辑密度
华为 τ 定律、台积电 A16 + SoIC，以及三星 3DSFET / CFET，正是这三种思路的代表性实现。
2. 华为 τ 定律与逻辑折叠：设计端时延缩放
2026年5月25日，华为半导体业务部总裁何庭波在 IEEE ISCAS 大会上正式发布 τ 定律。该理论将半导体演进的核心指标，从传统特征尺寸缩放，转向 RC 时间常数 τ 的持续压缩。
τ 定律的核心思路是：在几何尺寸继续缩小越来越困难的情况下，通过器件、电路、互连、架构和软件的协同优化，持续降低信号传播时延，从而提升系统性能和等效密度。
2.1 技术内涵
τ 定律覆盖多个层级：
1. 器件层：降低寄生电阻和寄生电容
2. 电路层：通过逻辑折叠缩短关键路径
3. 芯片层：优化片上互连和数据流动
4. 系统层：重构芯片间通信和系统拓扑
5. 软件与架构层：根据工作负载优化计算路径和数据路径
其中，“逻辑折叠”是最具代表性的概念。它通过重新组织逻辑门和信号路径，将原本在平面上展开的逻辑结构进行折叠，从而缩短信号传播距离，降低关键路径时延。
2.2 演进历程
根据公开信息，华为在过去六年内已经将 τ 降低思想应用于大量商用芯片。2019至2025年间，华为已量产381款遵循早期 τ 优化原则的芯片，覆盖手机、AI和网络通信等领域。
这些芯片虽然未必都完整采用“逻辑折叠”概念，但已经在互连、电阻、电容、数据流和工作负载调度方面体现了降低 τ 的思路。
2026年秋季面世的新一代麒麟芯片，被视为首次完整实现逻辑折叠的关键节点。其目标是通过平面电路向双层电路折叠，进一步压缩信号传播路径。
华为的长期目标，是到2031年在现有 SMIC DUV 工艺基础上，实现接近1.4 nm等效晶体管密度。这一目标并不依赖单纯几何缩小，而是通过设计折叠、架构优化和系统级协同实现等效密度提升。
2.3 优势与局限
华为路线的优势在于，它更适合工艺受限环境。即使无法持续获得全球最先进 EUV 制程，也可以通过设计端和系统端优化，尽可能释放现有制程潜力。
其主要局限在于，设计优化无法完全替代底层工艺能力。逻辑折叠可以降低互连时延，提升局部效率，但晶体管性能、功耗、良率和制造成本，仍然受制于晶圆厂工艺水平。
因此，华为 τ 定律更像是一种系统级补偿路线。它能在受限条件下挖掘性能潜力，也能与未来更先进工艺结合，进一步放大收益。
3. 台积电 A16 + SoIC 3D堆叠：工艺赋能的背面供电与垂直集成
台积电的后摩尔路线，主要体现为两条主线：
1. A16节点引入 Super Power Rail 背面供电网络
2. SoIC混合键合推动裸片级3D堆叠
这一路线的核心价值，是把电源网络和信号网络分离，同时通过3D集成提升系统级密度和互连效率。
3.1 背面供电网络
在传统芯片结构中，电源线和信号线都位于晶圆正面金属层。这会导致两个问题：
1. 电源网络占用正面布线资源
2. 信号线和电源线相互竞争空间，增加互连拥塞和寄生效应
台积电 A16 的 Super Power Rail 将电源网络转移到晶圆背面。通过晶圆减薄、背面金属化和纳米 TSV，电源可从背面直接送入晶体管附近。
这样做有三个明显好处：
1. 正面金属层释放给信号走线
2. 电源传输路径变短，电压降降低
3. 互连拥塞缓解，性能和功耗同时改善
3.2 A16节点演进
台积电 A16 节点采用纳米片晶体管，并结合 Super Power Rail 背面供电网络。按照台积电公开路线，A16计划在2026年下半年进入风险生产。
相较 N2P，A16预计可带来：
1. 速度提升8%至10%
2. 功耗降低15%至20%
3. 密度额外提升8%至10%
这组数据说明，背面供电已经成为先进节点继续提升 PPA 的关键工具。
3.3 SoIC混合键合
除了背面供电，台积电还通过 SoIC 推进3D堆叠。
SoIC采用铜对铜直接混合键合，取消传统微凸块，实现更短互连、更高带宽和更高 I/O 密度。
到2029年，台积电计划实现 A14-to-A14 面朝面堆叠，I/O 密度提升约1.8倍。
3.4 成熟度与挑战
台积电路线的最大优势，是量产路径清晰，生态成熟，客户基础强大。其 3DFabric 平台已服务于数据中心 CPU、AI GPU 和高性能计算芯片。
主要挑战集中在：
1. 3D堆叠后的热管理
2. 大芯片良率控制
3. 混合键合工艺一致性
4. EDA工具对3D设计的支持
5. 系统级测试和封装成本
即便如此，台积电仍是当前最接近大规模商业化影响的后摩尔平台。
4. 三星 3DSFET / CFET：器件级垂直折叠
三星的路线更加激进，核心方向是从晶体管本身进行3D折叠。
CFET的基本思想，是将 NMOS 和 PMOS 垂直堆叠在同一逻辑单元中。传统 CMOS 逻辑中，NMOS 和 PMOS 横向排列，占用较多面积。CFET则将两者上下堆叠，从而显著压缩标准单元宽度。
4.1 从 GAA 到 CFET
三星在3 nm节点率先引入 MBCFET，也就是基于纳米片的 GAA 晶体管。相比 FinFET，GAA可以让栅极从四周包围沟道，从而增强电控制能力，降低漏电，并提升进一步缩放潜力。
CFET可以看作 GAA 纳米片结构的下一阶段。它把互补晶体管垂直叠放，进一步减少平面面积占用。
4.2 2026年 VLSI 演示
在2026年 VLSI Symposium 上，三星展示了三层纳米片堆叠 3DSFET，门间距仅42 nm，对应论文 T1.1。
该演示的关键点包括：
1. 三层纳米片通道堆叠
2. 同晶圆制备 n-FET 和 p-FET 通道
3. 栅极金属优化
4. Ioff 与 Idsat 特性接近平面器件
5. TEM截面确认结构可行性
这被视为目前较激进的 CFET 缩放演示之一。
4.3 潜在收益与风险
CFET的理论优势非常清晰：
1. 标准单元面积显著缩小
2. 逻辑密度潜力接近2倍
3. 局部互连长度缩短
4. RC时延降低
5. 更适合未来埃级节点继续演进
但CFET也是三条路线中制造难度最高的一条。
主要挑战包括：
1. NMOS和PMOS垂直对准
2. 双功函数栅极制造复杂
3. 源漏接触难度上升
4. 热耦合问题更明显
5. 工艺窗口和良率控制困难
6. EDA和标准单元库需要重构
因此，三星 3DSFET / CFET 目前仍处于演示阶段。完整逻辑产品集成预计更可能出现在2030至2032年以后。
5. 台积电与三星之外的其他技术及厂商
除了华为、台积电和三星，英特尔、imec、Rapidus、GlobalFoundries以及学术界，也在推进多条后摩尔路线。
5.1 英特尔：PowerVia + Foveros Direct
英特尔的后摩尔路线与台积电存在高度相似性，重点包括：
1. RibbonFET
2. PowerVia背面供电
3. Foveros Direct混合键合
4. 系统技术协同优化 STCO
PowerVia已经进入 Intel 20A / 18A 路线图。其目标与台积电 Super Power Rail 类似，都是将电源网络转移到晶圆背面，释放正面布线资源。
Foveros Direct则通过混合键合实现更高密度3D集成。其目标键合间距低于5 µm，I/O密度最高可达10000 I/O/mm²。
英特尔的优势在于，其同时拥有先进工艺、封装平台和系统设计能力。其挑战在于，先进节点量产节奏和代工客户生态仍需持续验证。
5.2 imec：forksheet、CFET和单片3D
imec作为全球先进半导体研究联盟，在后摩尔路线图中扮演关键角色。
其重点方向包括：
1. forksheet器件
2. CFET
3. 单片3D集成
4. 背面互连
5. 2D材料通道
6. 碳纳米管通道
forksheet可以视为 GAA 到 CFET 之间的过渡结构。它通过电介质墙隔离 n 型和 p 型纳米片，使两者可以进一步靠近，从而压缩标准单元面积。
imec路线图通常将 CFET 商用化时间点放在2033年前后。其长期目标，是通过单片3D、2D材料和新型通道结构，继续支撑 A7 到 A3 甚至更先进节点的缩放。
5.3 Rapidus、GlobalFoundries与其他厂商
Rapidus正在推进日本2 nm先进工艺生态建设，目标是在2026年前后推动2 nm工厂爬坡。其路线预计会吸收 IBM、imec以及先进封装生态的技术，但目前尚未展示独特的器件级后摩尔 IP。
GlobalFoundries等厂商则更偏向特色工艺和专用3D集成。例如传感器、射频、逻辑、存储之间的异构集成。这类路线不一定追求最先进逻辑节点，但在汽车、物联网、工业和低功耗应用中仍有重要价值。
5.4 2D材料与单片3D
2D材料和单片3D，是更长期的替代路线。
2D材料如 TMDCs 具备超薄沟道优势，有利于进一步缩短栅长并降低漏电。单片3D则通过低温顺序制造，在同一晶圆上垂直堆叠逻辑、存储或传感器。
这类技术的潜在优势包括：
1. 超高垂直密度
2. 更短互连路径
3. 更低功耗
4. 存储与逻辑更紧密集成
5. 适合未来超低功耗计算
但它们目前仍处于预竞争或早期研究阶段，距离大规模量产仍有较长距离。
从影响范围看，台积电路线最适合近期大规模落地，尤其适合 AI 和 HPC 芯片。三星路线在器件密度上潜力巨大，但量产难度更高。华为路线强调设计端和系统端补偿，更适合在工艺受限环境下持续挖潜。
三者的共同方向非常明确：降低 τ，缩短互连，提升垂直密度，把性能提升从单纯晶体管缩小，转向系统级结构优化。
7. 结论与展望
后摩尔时代的半导体演进，已经从单一维度的几何缩放，转向多维度协同优化。
华为 τ 定律代表设计端和系统端的时延缩放思路。台积电 A16 + SoIC 代表工艺和封装平台的系统级垂直集成。三星 3DSFET / CFET 代表器件级垂直折叠的长期方向。
从2026至2029年的时间窗口看，台积电 3DFabric 平台和背面供电路线最可能产生直接商业影响。它们已经进入明确量产节奏，并且能立刻服务于 AI、HPC和高性能数据中心芯片。
从2030至2035年的时间窗口看，CFET、单片3D、2D材料和新型互连金属，将成为继续推进埃级时代缩放的关键技术。
未来十年的半导体竞争，将不再只看谁能把晶体管做得更小，还要看谁能把供电、互连、堆叠、封装、EDA、架构和软件协同得更好。
产业已经进入一个新的阶段：几何缩放退居幕后，时延缩放、垂直集成和系统级优化开始成为主角。
参考文献
1. 华为2026 IEEE ISCAS主题演讲，何庭波
2. 台积电2026技术研讨会更新
3. 三星2026 VLSI Symposium论文 T1.1
4. 英特尔代工2025至2026年技术公告
5. imec先进逻辑与后摩尔路线图出版物
