拜读了下华为何庭波何总的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》。
个人理解是论文提出的“韬理论” 比制程讨论更有价值。

这里我把媒体稿中的“韬定律”改成了“韬理论”，是因为摩尔定律本身也不是“定律”，而是英特尔创始人戈登·摩尔对半导体行业发展的规律总结，几十年来也一直被行业作为规划去遵守执行：
依靠提升工艺制程，缩小晶体管尺寸，让同样面积的芯片能塞进更多晶体管，提升芯片性能，降低单位晶体管的成本。

但是近几年来，依靠“缩小尺寸”推动进步的逻辑遇到了明显的瓶颈，尤其 7nm 节点之后，尽管晶体管尺寸仍然可以继续缩小，但是收益不再像过去那样稳定。当前最先进工艺制程芯片的单位晶体管成本已经不再持续下降，甚至可能反向上升。所以如果不能缩放晶体管尺寸，芯片行业下一步该干什么？

“韬定律”提出了以“时间缩微”替代“几何缩微”，以系统性降低时间常数（τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。
也就是图 2 PPT 上讲的：τ-scaling：universal and sustainable law。

这里华为并不是在讨巧，而是为行业提出了一个普遍可持续遵循的理论。论文认为摩尔定律本质上也是在做“时间微缩”，只不过是通过缩小晶体管尺寸来达到时间微缩的目的，现在几何微缩遇到瓶颈之后，应该转而从晶体管层、电路层、芯片层、系统层整体进行优化，实现时间微缩。方式不同，但是殊途同归。

当然大众更关心的麒麟芯片，论文中也给出了数据：Kirin 2026 晶体管密度从155 MTr/mm² 提升到 238 MTr/mm²，SoC 性能核能效提升41%，最高频率提升接近 13%。

至于 Logic Folding 的具体效果如何，逻辑芯片堆叠如何解决散热等问题，就等秋季华为的新品吧。