#中国芯片走出不同于西方的路##华为芯片#
仔细解释下华为这张关键的“路线图”，如果能实现就太厉害了，有点吓人了

这是何庭波展示的华为“韬定律”演进路线图，从2023到2031年先进芯片和AI算力系统如何发展。感觉韬定律看英文τ-Scaling更容易明白，就是减少τ来加大scale，晶体管密度不断增加。

图中左半部分是Circuits Roadmap，芯片电路路线图。"ISO-Power Performance and Density Scaling w/ 30% Cost Reduction"是说，在同等功耗下，实现性能与密度的持续提升，每代成本降低30%。

红线是晶体管密度（MTr/mm²），2023年Mate60突破时是126，2024年还是126，2025年155。这是进步不大的阶段，每平方毫米晶体管1.55亿个，台积电都3亿的水平了。从126到155，这应该是7nm工艺，进步到对应外界传说的“5nm工艺”，因为受限制，干得很辛苦，晶体管密度进步在芯片领域不算大。

2026年238，突飞猛进！这肯定是用了两层，三维堆叠先进封装，一层是126或者155的工艺，两层加起来238。这不能分别设计两块芯片，需要两层联合一起设计。不是在两层之间交换数据（就如GPU和HBM那样封装在一起），而是电路逻辑垂直走！

然后2027-2030年， 252、266、277、292，进步又开始慢起来。我瞎猜，就还是两层。2031年跳到 400+，我瞎猜这是要弄三层！先进封装技术、散热技术又突破了。

黑线是指P核频率（GHz），可以理解为芯片主频，越大性能越高。2023-2025这三年是2.6、2.65、 2.75进步不大。后面2026是3.1，2027是3.39，下面标了个silicon，这是说FAB流片验证了。2028年的3.71下面标了Design，是已经进入芯片设计了。2029-2030年Simulation，是已经阶段仿真了。2031年终极目标5.0 GHz。主频高，晶体管多，单位面积的计算性能当然就越来越厉害，功耗不变（可能是这样）。

底部还有两个公式Density = 2 / (CPP × cell height)，D_Design = Density × Design Utilization (60~75%)。这个不太清楚，可能是说上面红线黑线是理论数值，要受工艺参数的限制，实际要打折扣。实际设计密度D_Design要打60-75%的折扣，这倒很正常，因为芯片里有SRAM和空域等无法填满的逻辑单元，满的区域是100%，能到每平方毫米4亿。

右半部分是Systems Roadmap，系统路线图。"SuperPOD Performance Scaling"是指超大规模AI算力集群性能演进。这个看上去很猛 。

Atlas950是2026年要出的，配合DeepSeek V4火了一阵子，一个超节点总算力是8 EFLOPS。这个应该是没用三维堆叠、先进封装、逻辑折叠技术的，算是起点。EFLOPS是百亿亿次浮点运算。

2027年的Atlas960，一个超节点总算力直升60 EFLOPS，爆增7.5倍！这肯定是把“韬定律”的那些大招用上了，两层先进封装。

2030年的AtlasNEXT，Z FLOPS，125倍增长！这就是就是1000EFOLPS。等于2030年，一个华为超节点算点，等于2026年的125个超节点！那中国可以用的算力总量就厉害了，多搞一些超节点，算力就好办了。

可以看出2026年是关键的转折点，τ-Scaling的大招逻辑折叠、三维堆叠开始用上了。

另外还有一句话， "30% Cost Reduction“，成本降低30%，这什么意思？这应该是指单颗晶体管的成本下降，不是整颗芯片成本下降，晶体管多了总成本可能上升。不是每年降30%，而是平台大换代一次，降30%。126到238一次大升级，降30%，292到400一次大升级，又降30%，平时小降。

如果实现了，这简直是逆天的大招！因为现在EUV光刻机路线，芯片制造成本在直线上升，单个晶体管的价格不再下降，转为上升。

在台积电成本不断翻倍的背景下，华为宣称τ-Scaling实现"每代成本降低30%"，说明EUV光刻机路线不经济，先进封装与逻辑折叠，能做出更便宜、密度等效、功耗可控的芯片。

总体来说华为路线图的技术指标非常厉害，而且不需要EUV光刻机，受的限制少。真实现了就太强了，美国封锁可以说完全失败了。