#华为芯片#我谈谈自己粗浅的理解。目前咱们用的芯片所有电路都平铺在一个二维平面上，门电路之间靠上层金属走线连接。不管几纳米，其实都是这样搞的。前阵子我去参观电脑博物馆，里面的上古芯片都是手搓的，那焊点都快比我的青春痘要大了。

那问题来了，芯片越大、集成度越高，关键信号要走的距离就越长（毫米级）→ 寄生电阻电容（RC）越大 → 延迟越高、主频越难提、功耗越差。而且，现在设备都是小型化，这芯片面积不能一味的放大吧？所以，制程越先进，那就在同等面积下塞进的电路就越多。你可以理解，芯片的性能也就越强。但问题是，面积不能无限制的缩小，到了1纳米，摩尔老爷子的定律是不是也得失效？

那基于华为最新提出的这个时间缩放（τ-scaling）原理，简单的说就是把数字电路、模拟电路、存储电路拆分到垂直堆叠的多层有源层上，通过超细间距混合键合实现层间互连，让原本在平面上隔得很远的关键模块在三维空间里"对折"靠近。也就是把芯片从"平房"变成"楼房"，用立体折叠替代平面拉长。

但要注意的是，华为说的折叠，不只是把两颗裸片上下贴一起（那是传统的3D封装）。它改变的是电路设计的拓扑假设——从"所有门都在同一层"变成"门可以跨层分布，且跨层连接像加了一层金属布线一样自然。

我举个例子：

不用折叠：100个运算 → 放100个算子并行做 。这就意味着面积大、速度越快。
用了折叠：100个运算 → 只放10个算子，分10个时间片轮流执行 → 面积缩小10倍，吞吐靠更高频率补回来。

你懂我的意思吧？