华为τ定律：另一个 DeepSeek 时刻

海外研究机构 伯恩斯坦大作摘要

从空间到时间的转向

过去六十年，半导体行业遵循的是摩尔定律——把晶体管做得越来越小，在同样大小的芯片上塞进更多晶体管。但这条路现在走到了瓶颈：制程越先进，成本越高，单个晶体管的成本不再下降，设计一颗最先进芯片的费用已经超过10亿美元。

华为提出的 Tau 定律换了一个思路：不再把重点放在缩小晶体管尺寸上，而是减少信号在芯片里传输的时间。用时间常数τ（tau）作为优化目标，从晶体管到数据中心，跨越十二个数量级，用同一个指标来衡量进步。

这听起来有点抽象。简单说，就是让电信号在芯片里跑得更快，路径更短。

华为展示的核心技术叫 LogicFolding。乍一看，它和台积电的 SoIC 技术有点像——都是把两个芯片叠在一起。但细节上有本质区别。

台积电的 SoIC 通常是把存储芯片（SRAM）叠在逻辑芯片上，属于芯片级的堆叠。华为的 LogicFolding 实现了逻辑电路叠在逻辑电路上，而且键合间距做到了2微米以下。这意味着可以把电路的不同功能模块——计算部分和存储部分——拆开后垂直堆叠，让它们之间的连接变得极短。

结果是什么？不仅密度提升了，频率也提高了。这是 LogicFolding 和传统3D 封装的最大区别。

根据华为公布的路线图：

2025年，海思麒麟9030的晶体管密度是155 MTr/mm²，基于中芯国际的 N+3节点，性能介于台积电的 N5和 N7之间

2026年，通过 LogicFolding 技术，密度达到238 MTr/mm²，相当于台积电 N3节点的水平

到2031年，目标是400+ MTr/mm²，对标台积电的14A 节点

需要说明的是，这里的对比不是完全对等的。华为用的是多芯片堆叠，台积电用的是单芯片先进制程。但对于用户来说，最终性能才是关键。

四层优化的系统工程

Tau 定律不只是一个封装技术，它是一套系统性的优化方法，覆盖四个层面：

晶体管层面，继续改进晶体管本身的性能。虽然没有 EUV，但可以用 DUV 制造 GAA（环绕栅极）结构，通过改变晶体管的架构来提升性能。

电路层面，就是前面说的 LogicFolding，通过3D 异构集成和精细间距混合键合，把电路的不同部分垂直堆叠，大幅缩短关键路径的布线长度。

芯片层面，强调设计和工艺的协同优化。华为既做设计又参与制造，甚至在建自己的晶圆厂，这让它在协同优化上可能比纯设计公司走得更快。

系统层面，通过 UnifiedBus 网络架构和 Hi-ONE 光学 I/O 技术，把 AI 集群的通信延迟从几十微秒压缩到100纳秒左右。华为的目标是到2030年，在 superPoD 级别实现125倍的算力提升，相当于每年增长3.3倍。

这是一个完整的技术堆栈，从最底层的晶体管到最上层的数据中心，每一层都在围绕“减少时间延迟”这个目标做优化。

现实的约束当然，Tau 定律不是万能的。伯恩斯坦的报告也指出了几个明显的限制。

第一，这条路依赖先进封装技术的持续进步。而在这个领域，台积电等公司仍然保持着技术和生态优势。华为要追赶，需要时间。

第二，多芯片堆叠会带来功率密度的急剧上升。散热成为一个关键问题，需要在供电和散热方面有配套的创新。

第三，良率和成本。把多个芯片精确地堆叠在一起，对制造工艺的要求很高。如果良率上不去，成本就下不来，商业化就会遇到障碍。

第四，也是最根本的一点：华为短期内拿不到 EUV。所以即使 Tau 定律能让中国芯片持续进步，和全球最先进水平之间仍然会有差距。

但换个角度看，华为展示的这些创新，全球领先者也可以学习和采用。只是对华为来说，这些创新不是锦上添花，而是必须走的路。

一条可行的路

Tau 定律的意义，不在于它能让中国芯片立刻追上全球最先进水平。它的意义在于，提供了一条在现有约束下持续进步的可行路径。

过去几年，外界对中国半导体产业有两种极端的看法。一种是过度悲观，认为没有 EUV 就做不出先进芯片；另一种是过度乐观，认为很快就能实现完全自主可控。

华为的 Tau 定律展示的是一个更现实的图景：差距是存在的，但通过系统性的创新，可以在约束条件下找到自己的发展节奏。

不是弯道超车，而是在另一条道上持续前进。这可能才是中国半导体产业最需要的东西——不是口号，而是一张能落地的技术路线图。