对于堆叠，很多人不理解，我还是科普一下吧！
短期内我觉得堆叠干不过缩小工艺，但是这个赛道有瓶颈，首先要知道今天说的 "3nm""2nm""1nm"都不是晶体管的实际栅长或沟道长度，而是代际营销命名。就跟“手工擀面”商标一样，和物理没啥关系。就像老婆饼里没有老婆，3nm芯片里也没有3nm的零件。
目前台积电所谓的3nm物理最小特征金属半节距应该是23nm左右。
要继续缩CPP就成了最大难点，起码是物理性的难点，除非推翻整个物理体系，否则很难。
这个“CPP 物理下限大约在 30–35nm 出头”，说的其实是一个很朴素的工业现实：晶体管不是一条线，而是一根“闸口（栅）+两边必须留的隔离/间隔物（spacer）+对齐容差”拼起来的周期。
10nm栅极间距 = 沟道只有几个原子宽 = 势垒薄到电子100%隧穿穿墙而过 = 晶体管不再是开关，成了一块漏电的导体。就跟卦哥家的乌龟壳一样，铜钱丢多了进去漏不出来。
所以业内路线图上，CPP的物理下限大约在30–35nm出头（对应标称0.7nm / A7节点，大约2030年代末），再往下不是说"叫什么名字"的问题，是硅本身不再能构成可靠的开关，且个人觉得完全不稳定。
目前真正决定晶体管密度的 CPP，在 N3 这种“标称 3nm”工艺上，大概是：CPP ≈ 45–48 nm，所以直接换算出来，突破的天花板就出来了。
在工程共识里，工程师的设想和实际制造业的执行中，硅基 HKMG / nanosheet 这套体系，可工作的 Lg 大概压到 15–18nm 已经是极限区间；再往下要硬走到 12–14nm 级，代价是指数爆炸（漏电、涨落、良率）也就是极其不稳定。
双向一叠加，个人认为CPP28nm就到头了，120-140个硅原子相当打挤了。
目前可提升的空间不大了，2033年的样子，这条技术性几乎就到头了。
原来nMOS和pMOS是并排在一条线上占位；CFET把它们上下堆叠起来，等于在同一个“鳍”位置放两套互补开关。
或者是换掉硅材料，目前看得见的技术路线就是3D堆叠。
但我觉得百花齐放吧！或许哪天生物类芯片就被激活了。[嘻嘻][嘻嘻]#亟兮智慧#