半导体分析这个账号，算是业内比较专业的观察者。

它说华为的芯片堆叠的键合距离达到了1-1.5微米，而最强的台积电，也才4.5微米。

这意味着啥？

如果华为真的能把量产级逻辑芯片（Logic-on-Logic）混合键合间距做到1~1.5μm，那这不是“小升级”，而是先进封装领域接近代际跨越的事情。

说一个核心概念：

键合间距（Bonding Pitch）= 两层芯片之间，相邻连接点的中心距离。

间距越小：

单位面积连接数暴增、信号路径缩短、延迟下降、功耗下降、可以把原本平铺的逻辑电路折叠成立体结构。

假设连接点是规则排列。

互连密度有个公式：互联密度=1/键合距离²，也就是说，华为1-1.5微米的键合距离，可以实现台积电4.5微米互联密度的9-20.25倍。

先进封装大家都在搞，但如果真的键合距离达到1.5微米，那是真正的硬技术，非常硬。