早间新闻：三星首次实现 3D 堆叠晶体管，逻辑芯片进入垂直微缩新阶段

据韩媒报道，三星电子近日在美国举行的全球顶级半导体学会 **VLSI Symposium 2026** 上，正式发表了下一代 **3D 堆叠场效应晶体管** 技术成果，并凭借该论文从 1000 多篇投稿中脱颖而出，获得 **Best Paper** 评选认可。

这项技术的核心突破在于，三星首次在逻辑半导体领域实现了业界领先的 **3D Stacked FET** 结构。过去，晶体管主要沿着二维平面继续缩小和排列，但随着先进制程逼近物理极限，器件间距、电气干扰、互连延迟和功耗问题越来越突出。三星此次选择将晶体管从平面排列推向垂直堆叠，让逻辑芯片开始真正进入“三维微缩”时代。

根据公开信息，三星此次实现了 **42nm gate pitch**，低于此前业界 48nm 的水平，并采用了三层 nanosheet channel 结构。通过将 nFET 与 pFET 上下堆叠，晶体管在同样面积内的占用空间有望缩小至原来的一半，理论上可以实现接近 2 倍的集成密度提升。

这意味着，在相同晶圆面积内，未来逻辑芯片可以容纳更多晶体管，同时带来更高的性能密度和更好的能效表现。三星方面认为，该技术有望让芯片电力效率提升约 2 倍，性能最高提升 100%，尤其适合 AI 芯片和高性能计算芯片等对算力密度要求极高的应用场景。

值得注意的是，垂直堆叠过去更多出现在 NAND 闪存、HBM 等存储产品中，例如 V-NAND 就是通过层数堆叠突破平面存储密度限制。三星此次将类似的三维堆叠思路推进到逻辑晶体管层面，意义明显更深。它代表着先进逻辑芯片的竞争，正在从单纯追求制程节点数字，转向器件结构、空间利用率和系统能效的综合创新。

从行业角度看，三星这次发布的 3D Stacked FET，是后摩尔时代的一次重要技术信号。当传统平面微缩越来越困难，晶体管的垂直堆叠、背面供电、先进封装、Chiplet、系统级协同等路线，将共同构成下一代半导体性能提升的核心路径。

简单来说，三星这次的突破可以概括为一句话：把逻辑芯片的晶体管真正“立起来”。
这既是一次器件层面的技术进展，也是三星在 AI 半导体和先进逻辑制程竞争中释放出的强烈信号。