下一次计算革命：像摩天大楼一样堆叠芯片！

近日，发表在《Nature》上的一篇论文，科学家们成功展示了一种突破性技术——可在不损坏现有电子器件的前提下，通过堆叠多层电路来制造真正的三维硅基芯片。这一进展有望助力延续摩尔定律，并在传统芯片制程缩放逼近极限之际，实现更高速、更高效的计算性能。

数十年来，半导体行业通过不断缩小晶体管尺寸、在单个芯片上集成更多晶体管，持续提升计算能力。这一战略推动了电子技术的显著进步，但如今已逼近基本的物理极限。随着器件尺寸不断缩小至原子尺度，工程师不得不面对材料特性的限制以及量子力学效应的影响。研究人员认为，下一次重大突破或许并非来自将芯片做得更小，而是来自向垂直方向扩展。
伊利诺伊大学格兰杰工程学院的一个团队展示了一种全新的方法，可将硅基电路层直接堆叠在一起，从而打造出紧凑的三维芯片，有望在降低能耗的同时提供更强的计算能力。他们的研究成果，克服了长期以来阻碍这一方法被广泛采用的一大障碍。该团队材料科学与工程学教授曹青（音译）表示：“就拿静态随机存取存储器这种在CPU和GPU中普遍应用的元件来说吧。目前，在单个平面上存储一位信息需要六个称为晶体管的微电子器件。而通过垂直集成，就可以将这些器件分布于多个层中。这就像用高层建筑取代平铺的郊区一样：功能保持不变，但空间占用却更小，同时各层之间的通信也更加迅速、高效。”

过去60多年来，半导体行业一直遵循摩尔定律——即芯片上的晶体管密度大约每两年翻一番。这一趋势推动了性能与能效的稳步提升，但这种进展正变得越来越难以维持。“从某种意义上说，我们正在触及物理学设定的极限，”曹表示，与其继续缩小晶体管尺寸，许多研究人员将垂直集成视为下一步的必然选择。
已有多种商用产品采用三维芯片技术，这些系统通常通过在独立的晶圆上制造半导体器件后再彼此键合而成。尽管该方法已推动了高带宽内存和3D V缓存等技术的发展，但它也存在局限性：各层之间的对齐较为粗糙，垂直互连结构尺寸较大且间距较宽。单片式三维集成采用了一种不同的方法——在制造过程中直接在下一层之上构建每一层，可使垂直互连的密度提高10至100倍，缩短层间距离，并实现纳米级精度的对准。尽管前景可观，但由于一个主要问题——热量，单片集成在实践中始终难以实现。

生产高品质晶体硅并制造先进半导体器件通常需要接近1000摄氏度的高温，然而底层芯片中已有的金属布线无法承受如此极端的高温。伊利诺伊大学团队开发了一种不同的解决方案，能够在整个结构中保留行业标准的单晶硅。他们的方法首先从母片上制备出超薄的自支撑硅纳米膜，随后利用辊压层压设备将这些薄膜转移至已集成完整电路的基底上，该键合工艺所需的温度不超过200摄氏度，远低于业界普遍认可的热极限。
研究人员还重新设计了晶体管架构，采用了无结型晶体管。在这些器件中，硅材料在叠层工艺开始前即被进行高浓度、均匀的掺杂。由于硅薄膜极其薄，晶体管栅极仍能有效控制沟道，同时较高的掺杂浓度也有助于降低寄生接触电阻。研究人员采用其方法制备了由三层堆叠而成的器件，每层包含625个晶体管，表现出优异的均匀性和高良率。该团队还利用垂直金属线将各层互联，并成功演示了三维集成逻辑电路和静态随机存取存储器单元。

研究人员报告称，即使在学术界的洁净室环境中，器件良率也达到了98%至100%，这一结果表明其在工业制造方面具有巨大潜力。更重要的是，他们认为这一工艺可以扩展到超过研究中所展示的三层结构。“我们现在已为这项技术的转移奠定了坚实基础，并有望在工业级半导体代工厂中迅速展现其应用前景。”曹表示，“垂直集成已经开始应用于商用设备，尤其是在专用人工智能硬件领域，但只有单片集成才能真正释放3D芯片的全部潜能。我们首次在采用标准单晶硅的情况下实现了单片式三维集成的热预算要求，并实现了前所未有的性能。”
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