研究论文 | 结合互补DTC对与相位选择技术实现的低抖动小数分频锁相环
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锁相环是一种生成高纯度时钟信号的集成电路，在无线与有线通信系统中起着关键作用。然而，在进行小数分频操作时，会引入量化噪声，从而恶化输出时钟的频谱纯度。为抑制此噪声，常采用数字时间转换器（DTC）通过设计延时予以消除。但DTC设计存在一个固有矛盾：其延迟调谐范围与线性度相互制约。扩大延迟范围通常会导致线性度下降，进而引入额外的杂散噪声，最终限制锁相环的整体性能。

近日，浙江大学高翔研究团队联合集益威半导体，基于7 nm FinFET工艺研制了一款工作于8.5-14 GHz频段的双路径小数分频锁相环。该设计通过结合互补DTC对与相位选择两种技术，可将DTC所需的延迟调谐范围缩减至传统单一DTC方案的1/4，从而在保证足够调谐能力的前提下，显著提升线性度。其中，互补DTC对分别置于参考时钟路径与反馈时钟路径，以互补工作的方式进行延时。该结构不仅使每个DTC实际需要提供的延迟范围减半，降低了各自对线性度的要求，更能使两个DTC固有的非线性误差的偶次项相互抵消。与此同时，相位选择技术则是利用振荡器（VCO）产生的差分输出信号，对分频器输出的时钟进行重定时，从而生成两个相位相差半个VCO周期的信号。通过动态选择这两个相位，系统的时间分辨率得以等效提升一倍。这意味着需要由DTC补偿的量化误差步长相应减半，从而再次将单个DTC所需的延迟范围降低一半。经测试，该锁相环原型芯片在约10 GHz输出频率下，积分抖动为118 fs。

互补DTC对与相位选择两种技术的融合应用，为解决小数分频锁相环中DTC线性度与延迟范围之间的权衡矛盾提供了解决方案。