之前5月第一篇韬定律论文，更像一份宣言：摩尔定律走不通了，我们换一条路。不再执着把晶体管越做越小，转而想办法缩短信号传输的延迟，也就是 τ（韬）。提出了逻辑折叠（LogicFolding），把电路竖起来叠。但当时很多工程师心里有个巨大问号：

把芯片一层层摞起来，热量闷在中间，岂不是更容易过热？这几乎是全球业界的共识。大家默认，堆叠＝密度更高＝发热更大。

这一次，何庭波专门用一篇论文来回答这个问题，标题非常有张力：《华为的τ芯片本该过热烧毁？》

她的核心洞察，一句话就能讲透：

芯片耗电最大的地方，不一定是晶体管在“计算”，而是数据在芯片内部到处“通勤”。

大家总以为，耗电是芯片在努力干活。但实际上，数据在各个模块之间来回跑、走长长的金属导线，才是功耗的大头。就像一个人，上班坐着干活消耗的能量有限，来回通勤才是最累的。

传统平面芯片里，很多信号要横向横穿很长的距离。逻辑折叠不是简单把芯片堆厚，而是重新排布电路：把很多长距离的横向连线，改成很短的垂直连线。数据不用长途奔波了，大量功耗直接被省下来。

实测数据非常惊人：

• 晶体管等效密度提升 55%

• 在同样性能下，NPU 功耗下降 66%，GPU 下降 58%，CPU 大核下降 41%

但这里有一个巨大的误区：不是堆叠本身自带降温魔法。

论文非常坦诚。如果只是把电路随便上下堆叠，密度暴涨之后，局部热量密度依然会飙升。早期的 DSP 模块就是例子：功耗降了25%，但面积缩得更多，单位面积发热反而涨了。直到下一代麒麟 2027 的设计，通过布局优化，这个问题才被改善。

也就是说，逻辑折叠不是一个一键开启的魔法开关。

它真正的力量，是给工程师多了一套全新的自由度：

• 可以用省下来的功耗，保持性能不变、温度更低；

• 也可以把功耗保持不变，把性能拉得更高；

• 还可以缩小芯片面积，节约成本。

很多人误以为韬定律就是“堆芯片”。其实韬定律的目标，不是堆叠，而是减少延迟 τ。堆叠、逻辑折叠，只是实现这个目标的一种手段。

论文里还有一个很清醒的判断：韬定律是时间缩放定律，不是节能定律。

如果设计师把缩短路径省出来的全部余量，都用来疯狂拉高频率，芯片照样会更热、更费电。它只是给了你一张“选择权”，而不是一张“省电保证书”。

散热难题并没有消失。层与层之间的热传导、混合键合精度、晶圆翘曲、EDA设计工具的缺失，全都是摆在面前的硬骨头。华为没有回避这些困难，反而全部写进了论文里。

最有诗意，也最有分量的是结尾那个西西弗斯的比喻。

推石头上山，石头又滚下来。每一代芯片设计都是一次苦役。区别在于，在韬定律这条路上，每一次循环，都能做出一颗算力更强、耗电更少的芯片。

不要简单理解成：华为发明了一个黑科技，从此超越摩尔定律。

更准确的理解是：

摩尔定律告诉全世界：把晶体管做小，就能变强。

韬定律提出了一条备选道路：让数据少跑路，也可以变强。

它还不是公认的产业定律，还需要一代又一代芯片、产业链、工具、材料去验证。

但是在全世界都卡在先进制程瓶颈的时候，有人拿出一套自洽的理论、流片实测数据、坦诚自己的缺陷，还画出了长期路线图，这件事本身，就非常难得。
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