华为2023年3月曾辟谣开发出芯片堆叠技术，如今三年过去已实现“新工程准则”，但散热是个极大的挑战。

芯片叠加主要有TSV堆叠、混合键合、单片3D等三个技术路径，是向Z轴垂直拓展，也就无需向传统芯片那样继续在平面压缩晶体管尺寸，而是在同一晶圆占地面积内实现多层晶体管并行排布，密度成倍提升，比如6层堆叠可实现同面积6倍以上逻辑规模。再就是垂直通孔大幅缩短计算-存储互连距离，使得延迟下降、带宽暴涨，如HBM堆叠内存带宽达TB/s级别，解决“内存墙”问题。

但仍有无法突破的物理极限，主要是受到以下因素约束：

一是热力学散热极限；芯片堆叠的多层结构导致热量层层堆积，热流密度远超平面芯片；硅、铜热导率有固定上限，堆叠层数越高，内部热点越难导出，极易出现热失效、器件漂移、层间开裂。哪怕工艺再先进，热量守恒定律是无法打破的。

二是量子效应依然存在；堆叠里每一层晶体管，只要还是硅基纳米器件，单管本身依旧受隧穿、短沟道效应约束；堆叠只是“多放几层合格器件”，不能改变单个晶体管的量子物理规律。

三是材料与应力物理约束；不同半导体、金属、绝缘层热膨胀系数差异巨大，高低温循环会产生机械应力，引发键合分层、通孔断裂；材料本身的力学、电学属性是固有物理边界。

四是互连密度物理上限；无论堆叠采取的混合键合，还是单片3D，其垂直通孔最小间距受光刻、对准精度、材料加工极限限制，不可能无限缩小通孔尺寸与间距。