8个问题，聊聊华为韬定律

2026国际电路与系统研讨会25日在上海举行，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”。
在过去六年的实践中，基于韬(τ)定律，华为已成功设计并量产了381款芯片，广泛覆盖了千行百业的需求。其中，将于2026年秋季面世的麒麟芯片，率先采用了逻辑折叠技术，性能大幅提升。
预计到2031年，基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
通过八个问题，来简要了解下韬定律。

Q1：什么是韬定律？它与主导半导体产业半个世纪的摩尔定律有什么区别？
摩尔定律的核心是“几何缩微”，即通过不断缩小晶体管的物理尺寸来提升密度和性能，但目前已面临物理极限和成本爆炸的双重挑战。
“韬定律”则是一次范式革命，其核心是“时间缩微”，即在不依赖极限缩小晶体管尺寸的前提下，通过系统性降低信号传播的时间常数（τ），来等效提升晶体管密度和系统性能。
韬定律力图突破“卡脖子”。在EUV光刻机和先进制程受限的背景下，“韬定律”是在受约束条件下的工程级解法。
它将传统的“压缩晶体管尺寸”路径切换为“压缩电路设计路径”，使得在现有成熟工艺底座（如14/7nm）上，能够打出等效于先进制程（如7/5nm）的实际性能，从而绕开物理制程的封锁。
韬定律”不是取代“摩尔定律"，而是在地缘政治约束下为中国半导体提供了一条"自立自强"的路径。如果这条路走通了，全球半导体产业的"中心-外围"格局可能被改写——中国不再是只能做"落后两代"的芯片，而是可能在特定性能维度上实现"等效对标"。

Q2：韬定律的整体优化体系是什么？
华为提出了“逻辑折叠(LogicFolding)”等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。该体系以系统性降低时间常数τ为目标，旨在驱动各层级性能、能效、晶体管密度的持续提升：
器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；
电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；
芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；
系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。
器件层是必经之路但天花板有限；电路层是核心差异化；系统层是长期战略壁垒。最理想的路径是：器件层做到"不拖后腿"，电路层实现"局部领先"，系统层构建"生态护城河"。

Q3：逻辑折叠技术是什么？和先进封装有什么区别？
逻辑折叠的本质，是把传统平面布局的电路"折"成多层立体结构，像“折纸”一样将电路在三维空间中“折叠”起来。使原本需要绕远路的信号路径被大幅缩短，从而降低走线延迟和寄生效应。
该技术显著缩短了关键路径的走线长度，有效降低了信号传播的电阻和电容负载，从而大幅压缩信号时延（降低时间常数τ）。在同等面积下，能够实现晶体管密度和电路性能的大幅跃升，预计到2031年可等效达到1.4纳米制程的密度水平。
先进封装（特别是3D混合键合技术）则是实现逻辑折叠的底层物理制造支撑。
逻辑折叠并非传统3D封装的简单物理堆叠，而是贯穿器件、电路、芯片到系统层面的全栈同步整合。
比较维度逻辑折叠技术 (Logic Folding)先进封装技术 (Advanced Packaging)产业定位电路设计与架构方法论。属于前端设计层面的系统性重构。物理制造与集成工艺。属于中后端制造与封测层面的物理实现手段。核心目标核心是“压时间”。以系统性降低时间常数（τ）为目标，追求极致的信号传输速度和等效晶体管密度。核心是“降成本与异构集成”。通过提升良率、降低单片制造成本，实现不同工艺节点/材质芯片的集成。技术范围全栈协同。贯穿器件材料响应、EDA电路设计、芯片架构到系统互联（如灵衢总线）的同步整合。局部物理连接。主要聚焦于TSV（硅通孔）、RDL（重布线层）、微凸块及混合键合等物理连接技术。二者关系关系需求方/顶层设计。逻辑折叠对底层的研磨抛工艺、材料响应速度提出了远超传统封装的严苛要求。供给方/底层支撑。3D混合封装工艺是弥补先进制程受限、实现逻辑折叠不可或缺的物理底座。

Q4：“灵衢”总线如何配合“韬定律”打破大规模集群的通信瓶颈？
针对AI数据中心，“韬定律”在系统层的落地体现为“灵衢（Unified Bus）”总线技术。
核心逻辑是“用网络补物理，用集群补单芯片”。它通过彻底重构计算系统的互联协议，将数万张算力卡在逻辑上融合成“一台超级计算机”，通过系统性降低通信时间常数（τ），成功打破了传统AI集群面临的“通信墙”与“内存墙”瓶颈。
统集群通信高度依赖以太网或PCIe等复杂协议，存在严重的协议转换损耗、中心化调度拥塞以及长尾延迟问题。灵衢总线通过以下四大底层机制实现了架构的降维打击：
核心机制技术原理与突破点解决的通信瓶颈协议归一 (统一语言)摒弃传统数据中心繁杂的协议（PCIe、NVLink、以太网等），为所有硬件建立统一的“算力普通话”。每个处理单元内置UB Controller，实现数据“行李直挂”，中间交换机无需解包透传。消除多层协议嵌套带来的“翻译”时间损耗与通信冗余。总线级互联 (内存语义)将传统的“网络语义”降维为“内存语义”。支持跨芯片、跨机柜的直接内存读写（Load/Store），无需打包成TCP/IP数据包，并引入硬件级重传和纠错机制。解决千卡集群中0.1%慢连接拖垮全局的“长尾延迟”问题，实现极致低时延。平等协同 (去中心化)打破传统以CPU为中心的控制模式。在灵衢架构下，CPU、GPU、NPU、SSD均为平等的“处理单元”，NPU可直接跨过CPU读取SSD数据。消除中心化调度带来的排队等待与I/O拥塞瓶颈，大幅提升并发效率。全量池化 (统一编址)依托内置的UMMU（内存管理单元）进行全局地址翻译，将分散的内存、算力资源整合成单一逻辑资源池（如8节点典配下最大内存池达24TB）。打破“内存墙”，解决单卡显存不足的问题，实现分布式任务调度无需数据搬移。

Q5：在不依赖先进EUV光刻的前提下，τ优化能否真正对标先进制程性能？
理论可行，但有两个关键约束条件。从物理本质上看，芯片的最终性能 = f(晶体管速度, 互连延迟, 架构效率, 散热)。
先进制程的核心优势是晶体管密度高+开关速度快，但代价是互连延迟（因为线宽变细后电阻增大）和散热问题日趋严重。韬定律的逻辑是：如果用成熟制程（如SMIC N+2，等效7nm）的晶体管，通过逻辑折叠大幅缩短互连延迟，再通过架构创新提升每时钟周期的指令效率，理论上可以在"晶体管不如人"的条件下实现"系统性能不输人"。
约束一：晶体管的绝对物理极限。即使互连延迟降到极致，晶体管的开关速度（本征延迟）受限于材料的载流子迁移率。成熟制程的FinFET在开关速度上与3nm GAAFET有先天差距。这意味着某些对单晶体管性能极度敏感的场景（如超高频射频、超低功耗IoT），韬定律的弥补空间有限。
约束二：功耗-性能平衡。逻辑折叠等技术的实现可能需要更多的晶体管来完成等效功能，这可能导致芯片总面积和功耗上升。如果面积超出封装极限或功耗超出散热极限，性能对标就会被打破。
华为官方给出的锚点是"今年秋季麒麟芯片性能将大幅提升"和"2031年达到等效1.4nm"。今年的麒麟芯片是"首次验证"，如果实测性能达到或接近同期高通/联发科旗舰芯片的水平，韬定律的可信度将大幅提升。

Q6：“韬定律”的全面推行，将如何重塑中国半导体产业链的价值分配逻辑？ 
中国半导体产业的价值分配逻辑，正式从“依赖EUV光刻机的单点几何制程突破”，全面转向“以时间缩微和逻辑折叠为核心的全栈系统级协同”。
在这一新范式下，产业链的价值高地将发生显著的中后道转移：前端的EDA设计工具、中后道的3D先进封装（混合键合）、以及伴随堆叠复杂度指数级上升的测试设备与先进材料，将成为获取超额利润的核心环节。

设计端：从“制程驱动”转向“设计驱动”，EDA工具壁垒重估

传统摩尔定律下，密度提升高度依赖晶圆厂的物理制程迭代；而在韬定律下，通过优化晶体管互连电阻、寄生电容以及突破平面布局，设计环节的权重急剧上升。这要求EDA工具必须具备强大的多层级协同优化能力，SPICE建模、寄生参数提取、3D版图验证等环节的国产EDA厂商将迎来全新增量逻辑。 
制造与封装端：价值量向“3D IC与混合键合”倾斜

逻辑折叠的物理实现高度依赖3D堆叠（如SRAM+Logic Die形式）与超细间距混合键合技术。这意味着芯片制造的附加值正从前道光刻向中后道先进封装转移，具备TSV（硅通孔）、混合键合、减薄抛光（CMP）能力的设备商和封测厂将切分更大的产业蛋糕。
测试与材料端：复杂度跃升带来的“量价齐升”
测试环节：3D堆叠导致芯片内部节点和互连线呈指数级增长，测试频次和复杂度大幅提升，测试机与探针卡的需求将远超行业平均增速。
材料与散热：多层有源层堆叠会导致发热量猛增，对导热胶、固晶膜、底部填充胶等先进封装材料，以及终端的液冷散热组件提出了极高要求，相关材料单颗价值量显著提升。
产业链细分领域核心逻辑与边际变化EDA与设计IP逻辑折叠需要全流程工具支撑，器件建模、噪声分析、WAT测试与良率分析需求爆发。先进封装与代工承接3D IC制造与封装需求，成熟工艺代工与先进封装协同发力。N+2/N+3工艺的价值被重新评估，产能利用率和ASP有望提升。如果韬定律被验证有效，SMIC的估值框架可能从"落后的代工厂"重估为"新兴技术体系的制造底座"。核心半导体设备混合键合、CMP减薄、电镀等3D堆叠核心工艺设备需求激增。测试设备与探针卡3D堆叠导致测试节点增多，测试机与探针卡迎来量价齐升。关键材料与散热解决3D堆叠带来的高热量与应力问题，导热材料、精密结构件价值量提升。

Q7：如何验证韬定律？
有三条标准：① 单核/多核跑分对比：与高通骁龙9 Gen 5/Gen 6、联发科天玑9500+同期对标。如果多核性能接近或超越同期竞品，则逻辑折叠对"τ"的优化有效；如果单核仍有较大差距，说明晶体管本征速度的短板仍需改进。② 能效比：逻辑折叠可能带来的面积/功耗增加是否可控。这决定了手机续航和散热表现，直接影响用户体验。③ AI/GPU子项性能：NPU和GPU对"τ"的敏感度不同于CPU，它们更依赖并行计算能力。如果AI算力（TOPS）能接近同期竞品，说明灵衢总线的系统级互联优化是有效的。

Q8：有哪些风险？
三个核心风险：
① 工程化验证风险：
从论文/理论到量产芯片再到大规模良率爬坡，中间有巨大的鸿沟。逻辑折叠可能导致芯片面积显著增加，如果面积增加50%但性能只提升20%，那在商业上是不划算的。今年的麒麟芯片是第一个"大考"。
② EDA工具链成熟度风险：
逻辑折叠需要全新的电路布局工具，而EDA工具的开发周期极长（通常5-10年才能达到商业成熟度）。如果华大九天等国产EDA不能及时提供成熟的支撑，韬定律的推广速度会严重受限。
③ "效率-功耗-散热"三角困境：
逻辑折叠缩短了走线，但可能在立体结构中产生更集中的热点（hotspot）。散热问题在先进制程中已经是主要瓶颈，在成熟制程上通过"堆叠"来换性能，散热压力只增不减。
传统的石墨片或单层VC均热板已无法压制这种三维热量聚集。若热管理失效，芯片将被迫启动热保护机制进行降频。行业测算显示，在3D堆叠架构下，若散热不达标，处理器可能需要降频30%甚至50%才能控制温度。这种被动的降频将直接抹平“韬定律”通过缩短信号时延带来的性能增益，导致技术逻辑在商业应用中失效。
在"正确方向"和"可执行路径"之间，仍需要麒麟芯片的实测数据来架桥。2026年秋季的Mate 90系列发布会，将是中国半导体产业近5年最重要的一场发布会。