北京大学集成电路学院宣布：

在面向华为 “τ定律 / 逻辑折叠” 的 “真3D”EDA 方向取得关键进展，成功做出新一代3D芯片物理设计工具原型

华为“逻辑折叠”不是普通芯片堆叠：

传统 die-to-die，更像“楼上楼下”

而逻辑折叠，是把同一个模块内部的标准单元，直接拆散到多层晶圆里，再通过 face-to-face 混合键合，优化最短路并连接关键路径

本质上：

从 “二维布线” 变成 “三维空间摆逻辑”

但问题在于：

传统 2D / “伪3D”EDA 根本不是为这种架构设计的

实现的最大的难点，不只是工艺，而是EDA 要先学会“真正理解3D”

北大这次做的是：

真正面向逻辑折叠的 3D 芯片物理设计工具原型，覆盖布局规划、布局两个阶段，支持 GPU 加速和千万级实例规模

核心是把：

跨 die 线长、混合键合端子数量、垂直热路径，统一放进一个可微优化框架里，让标准单元可以在三维空间协同放置

公开数据显示：
在开源工业级设计上，规模约 100 万到 2470 万实例；相比代表性“赝 3D”流程，平均 线长缩短约 30%、WNS 改善约 6%、TNS 改善约 12%；热感知联合优化后，峰值温度平均下降 3% 以上