华为韬定律到底是什么（下）：困难有哪些

之前我介绍了华为的Logic Folding（逻辑折叠）这个含金量最高的技术。客观地说，如果能够成功量产，它还真的就是半导体界较高水准的突破。

频率提升有限

首先就是“挑战摩尔定律”。摩尔定律延续了大约六十年，经历了几十代提升，然后依然保持着稳定的性能增长。往大了说，摩尔定律甚至是在描述整个半导体行业从诞生起的全部发展，所以没有什么可以挑战它。

摩尔定律迭代了几十代，而Logic Folding只迭代了3代就见顶了。你说它挑战摩尔定律，当然是一种吹牛了。

为什么可以小幅提升？

要弄懂这个问题，我们先要理解它为什么可以小幅提升。

一个芯片的基础频率能定多高，除了单个晶体管自身素质之外，还有很多周边因素影响。其中最大的因素就可以归功于，中间步骤数据迁移时产生的延迟被减少。

最简单的，比如说，从A逻辑门到B逻辑门的时间延迟被减少了。复杂一些的，比如说，要经过调度器到执行口、L1缓存的访问、分支预测结果回传、跨区域控制信号的传输，这些都会产生延迟。

而信号延迟时间在工程领域一直都用希腊字母“τ”来指代。Logic Folding是靠缩小τ来实现工艺不变、频率提升的。所以，这就是华为把这个含金量最高的Logic Folding技术用“韬（τ）定律”称呼的最核心原因。

为什么没能大幅提升？

刚刚咱们说的是Logic Folding为什么可以小幅提升频率，而我们接下来要关注的是，它为什么没能产生大幅的频率提升。只有把这个弄懂，我们才能更准确地定位这个技术的含金量高低。

有这么几个原因导致频率拉不了那么高：

首先就是单个晶体管的素质。

它虽然能大幅优化短板，但是对长板和均值影响并不大。

然后就是发热，而且可以说是恐怖的发热。

这一点可能好多人不理解。人家HBM显存堆了12层了都不喊热，你这2层有什么可喊的？为什么？

EDA软件与量产困境

不过，华为这个技术突破未来的发展方向上还有一个外部拦路虎，而且也是非常难以解决的，那就是EDA软件的升级跟不上。

国产超不过的原因，不是算法不先进或者实验参数少，而是因为缺少了几十年、几十万次真实的先进工艺下，和制造商在一起流片阶段积累的例外情况的细节。

这些软件公司卖出软件后，其实它的收费里售后服务的占比是极重的。说到底，毕竟很多都是自动化设计模拟出来的结果。真实去生产的时候，情况跟计算机里模拟出来的情况会不会一样呢？

几十年来，这些软件里元件库的元件属性，记录的就是这些经验。而这些东西他们是不可能公开的。你后进的公司当年没有参与这些研发，后来你也就不可能有机会采集到这些故障和崩溃边缘发生的事情了。

所以，国产EDA软件就是吃了这个亏，很难追上。

而今天这几家最顶级的EDA公司的软件，起码在设计环节都只针对平面铺设晶体管，压根没有为双层的设计做任何功能。

于是很多人就好奇了，没有可用的，华为是怎么搞出来的呢？

这也是我为什么说这个科技突破是高水准的原因。它本应该是“自动化”承担大部分工作，华为竟然靠着顶级的研发工程师，自研脚本、自己写约束规则，外加大量人工定制化的方式，给手搓出来了。

你要是说，这是一个1000万个晶体管的东西，手搓出来我还可以理解。但这种百亿晶体管的东西，在设计阶段竟然靠小米加步枪给搞出来了，不得不说是一种奇迹。

这是我目前看到的华为Logic Folding最大的外部困难。而且这个困难，国产EDA软件公司是不太帮得上忙的。

大概率说，下一代甚至下下一代的堆叠逻辑晶体管的麒麟芯片，还得靠华为内部天才工程师定制化手搓才能出来。

华为是怎么看待这个问题的呢？

而最后我们可以聚焦今年秋天麒麟2026这个芯片的性能，因为这才是逻辑晶体管折叠后最终效果的体现。

在这次论文里，它既说了“能效提升41%”，也说了“频率提升13%”，但就是没说综合性能的提升。要是按以前十几年，各种处理器厂商对新款处理器的宣传动作的规律看，“专门没提”这一点其实是更值得关注的。总体性能的提升才是评价体系的核心，所以让我们在今年秋天一起拭目以待。