北京大学集成电路学院发了个逻辑折叠配套的“真3D”EDA软件进展情况。
这证实了我视频里的一些说法。
1、很多人还搞不清楚以前3D堆叠和逻辑折叠的区别，觉得逻辑折叠只是新瓶装旧酒。
哪怕采用了finfet、GAA等工艺将晶体管3D堆叠后，也没有在立体层面去设计门电路之间的线路，仍然是平面设计线路，只是晶体管3D堆叠，主要是为了降低漏电量，提升单位面积的晶体管密度。
更别说现有3D-IC技术，只是把多个芯片堆叠起来，只是为了高速互联。
这被这篇文章称为“伪3D”。
2、逻辑折叠的关键不在于堆叠晶体管，关键在于立体设计逻辑门电路之间的线路。
是把逻辑运算电路立体化。
从之前的平面设计门电路之间的线路，到现在立体设计门电路之间的线路，所以需要配套的3D化的EDA软件设计。
3、逻辑折叠的难点在于将门电路之间线路立体设计，会带来设计难度的集合上升。
4、很多人提到的散热问题，我的看法是这样的。
传统晶体管3D堆叠，的确会增加热量。
但这是因为只堆叠晶体管而没有立体化设计电路。
然而关键在于，过去这几年，所有厂商都是在通过3D堆叠晶体管来增加晶体管密度，提高性能，已经存在发热这个大问题。
并不是说用了逻辑折叠，才会3D堆叠晶体管。
逻辑折叠是在现有3D堆叠晶体管的情况下，通过立体化设计电路，会缩短门电路之间的线路距离，这是会减少热量。
换而言之，堆叠晶体管会增加热量，但缩短金属线距离会减少热量。那么总体热量增加还是减少，就取决于立体化设计电路的占比有多少。
但起码，相比只进行3D堆叠晶体管，逻辑折叠的发热量只会减少，而不会增加。
5、如果还搞不清楚逻辑折叠和传统3D堆叠的区别，我再打个比方。
以前的3D堆叠，是两层楼之间有一个电梯，101房间的人，想要去201房间，需要穿过长长的走廊，通过电梯，再穿过长长的走廊，才能抵达。
逻辑折叠则是直接在101房间打通一个直达201的电梯，可以不用穿过走廊，直接通过电梯抵达201房间。
这样过程路径大大缩短，时间（韬）就缩短了。
这样直通电梯的房间（逻辑门电路）越多，逻辑折叠规模就越大，热量就越小，性能提升就越大。
所以逻辑折叠的关键，就是怎么提升立体设计的门电路占比。#华为逻辑折叠技术##微博新知##华为半导体领域新突破#